FPGA Verilog HDL系列實例—AD轉換

Verilog HDL 之 AD轉換

?　　AD轉換就是模數轉換，顧名思義，就是把模擬信號轉換成數字信號。我們所用的模數轉換芯片是ADC0809。

　　ADC0809 8通道8位a/d轉換器,ADC0809是帶有8位A/D轉換器、8路多路開關以及微處理機兼容的控制邏輯的CMOS組件。它是逐次逼近式A/D轉換器，可以和單片機直接接口。ADC0809由一個8路模擬開關、一個地址鎖存與譯碼器、一個A/D轉換器和一個三態輸出鎖存器組成。多路開關可選通8個模擬通道，允許8路模擬量分時輸入，共用A/D轉換器進行轉換。三態輸出鎖器用于鎖存A/D轉換完的數字量，當OE端為高電平時，才可以從三態輸出鎖存器取走轉換完的數據。如圖3.1所示。

?　　　　　　　　　　　　　　　　圖3.1 ADC0809的內部結構和引腳定義

?　　如何學會使用一個自己曾經沒有用過的芯片，最重要的是要學會看它的芯片手冊，以及它的時序圖。下面我們將看看是如何根據它的時序圖完成對芯片的驅動的。

?　　　　　　　　　　　　　　　　　　　　　　圖3.2 ADC0809時序圖

　　原理（好好理解一下，這樣才能很好的根據時序圖寫出代碼。）：START為轉換啟動信號。當START上跳沿時，所有內部寄存器清零；下跳沿時，開始進行A/D轉換；在轉換期間，START應保持低電平。EOC為轉換結束信號。當EOC為高電平時，表明轉換結束；否則，表明正在進行A/D轉換。OUTPUTENABLE為輸出允許信號，用于控制三條輸出鎖存器向單片機輸出轉換得到的數據。OE＝1，輸出轉換得到的數據；OE＝0，輸出數據線呈高阻狀態。D7－D0為數字量輸出線。CLK為時鐘輸入信號線。因ADC0809的內部沒有時鐘電路，所需時鐘信號必須由外界提供，通常使用頻率為500KHZ（程序中會有體現）。

Verilog HDL實現

實現步驟請參照?【連載】 FPGA Verilog HDL 系列實例--------8-3編碼器。這里就不再贅述。

設計文件輸入Verilog HDL代碼。

  1 //-------------------------------------------------------------------------------------------------
  2 //  3 // File        : ADC0809.v
  4 // Generated   : 2011-07-21
  5 // Author      : wangliang
  6 //  7 //-------------------------------------------------------------------------------------------------  8 `timescale 1 ns / 1 ps
  9  10  11 module ADC0809 ( seven_seg ,ale ,OE ,D ,EOC ,clk ,abc_in ,abc_out ,start ,rst );
 12  13 input            clk ;                    //系統時鐘 14 input    [2:0]    abc_in     ;                //外部控制的通道選擇信號 15 input    [7:0]    D ;                         //ADC0809傳進來的數據 16 input             EOC ;                    //ADC0809轉換完成信號標志 17 input             rst ;                    //系統 復位 18  19 output    [15:0]    seven_seg ;                  //FPGA給數碼管的數據 20 output            ale ;                      //FPGA給ADC0809的地址鎖存信號 21 output            OE ;                      //FPGA給ADC0809的使能信號 22 output    [2:0]    abc_out ;                  //FPGA給ADC0809的通道選擇信號 23 output            start ;                      //ADC0809 轉換開始信號 24  25 parameter    st0 = 3'b000, 26             st1 = 3'b001, 27             st2 = 3'b010, 28             st3 = 3'b011, 29             st4 = 3'b100, 30             st5 = 3'b101, 31             st6 = 3'b110 ; 32             
 33 reg     [2:0]    p_state  ;
 34 reg        [2:0]    n_state ;
 35 reg                ale_r    ;
 36 reg                OE_r    ;
 37 reg                start_r    ;
 38 reg        [7:0]    reg1    ;
 39 reg        [7:0]    qq        ;
 40 wire     [2:0]    state    ;
 41  42 assign             state = p_state ;
 43  44 always @ (posedge clk or negedge rst)
 45 begin
 46      if ( rst== 1'b0 ) begin 47         p_state <= st0    ;
 48         qq <= 8'b0        ; 49             
 50     end
 51     else    begin
 52         qq <= qq + 1'b1; 53         if ( ( qq >= 8'b0100_0010) && ( clk == 1'b1 ) ) begin
 54             qq <= 8'b0; 55             p_state <=#1 n_state;
 56         end
 57         
 58     end
 59 end
 60  61 assign    ale = ale_r    ;
 62 assign    OE = OE_r     ;
 63 assign    start = start_r     ;
 64  65 assign abc_out =  abc_in ;
 66  67 always @ ( EOC ,p_state )
 68   begin
 69       case ( p_state )
 70         st0 :begin
 71             ale_r <= #1 1'b0; 72              start_r <= #1 1'b0; 73             OE_r <= #1 1'b0; 74             n_state <=#1 st1;
 75         end
 76         st1 :begin
 77             ale_r <= #1 1'b1; 78              start_r <= #1 1'b0; 79             OE_r <= #1 1'b0; 80             n_state <=#1 st2;
 81         end
 82         st2 :begin
 83             ale_r <= #1 1'b0; 84              start_r <= #1 1'b1;     85             OE_r <= #1 1'b0; 86             n_state <=#1 st3;
 87         end
 88         st3 :begin
 89             ale_r <= #1 1'b0; 90              start_r <= #1 1'b0;     91             OE_r <= #1 1'b0;  92             if ( EOC == 1'b1 ) 93                 n_state <=#1 st3;
 94             else 95                 n_state <=#1 st4;
 96                 
 97         end
 98         st4 :begin
 99              ale_r <= #1 1'b0;100              start_r <= #1 1'b0;    101             OE_r <= #1 1'b0; 102             if ( EOC == 1'b0 )103                 n_state <=#1 st4;
104             else105                 n_state <=#1 st5;
106         end
107         st5 :begin
108              ale_r <= #1 1'b0;109              start_r <= #1 1'b0;    110             OE_r <= #1 1'b1; 111             n_state <=#1 st6;
112         end
113         st6 :begin
114              ale_r <= #1 1'b0;115              start_r <= #1 1'b0;    116             OE_r <= #1 1'b1; 117             reg1 <=#1  D ;
118             n_state <=#1 st0;
119         end
120         default :begin
121              ale_r <= #1 1'b0;122              start_r <= #1 1'b0;    123             OE_r <= #1 1'b0; 124             n_state <=#1 st0;
125         end
126         endcase
127         
128 end
129     
130 /********************  數碼管顯示譯碼部分 ***********************************/131 reg        [7:0]    Y_r_1;
132 reg        [7:0]    Y_r_2;
133 134 assign seven_seg[7:0] ={1'b1,(~Y_r_1[6:0])};135 assign seven_seg[15:8] = {1'b1,(~Y_r_2[6:0])};136 137 always @(reg1[3:0] )
138     begin
139         Y_r_1 = 7'b1111111;140         case (reg1[3:0] )
141                 4'b0000: Y_r_1 = 7'b0111111; // 0142                 4'b0001: Y_r_1 = 7'b0000110; // 1143                 4'b0010: Y_r_1 = 7'b1011011; // 2144                 4'b0011: Y_r_1 = 7'b1001111; // 3145                 4'b0100: Y_r_1 = 7'b1100110; // 4146                 4'b0101: Y_r_1 = 7'b1101101; // 5147                 4'b0110: Y_r_1 = 7'b1111101; // 6148                 4'b0111: Y_r_1 = 7'b0000111; // 7149                 4'b1000: Y_r_1 = 7'b1111111; // 8150                 4'b1001: Y_r_1 = 7'b1101111; // 9151                 4'b1010: Y_r_1 = 7'b1110111; // A152                 4'b1011: Y_r_1 = 7'b1111100; // b153                 4'b1100: Y_r_1 = 7'b0111001; // c154                 4'b1101: Y_r_1 = 7'b1011110; // d155                 4'b1110: Y_r_1 = 7'b1111001; // E156                 4'b1111: Y_r_1 = 7'b1110001; // F157                 default: Y_r_1 = 7'b0000000;158             endcase
159     end
160 161     always @( reg1[7:4] )
162     begin
163         Y_r_2 = 7'b1111111;164         case ( reg1[7:4] )
165                 4'b0000: Y_r_2 = 7'b0111111; // 0166                 4'b0001: Y_r_2 = 7'b0000110; // 1167                 4'b0010: Y_r_2 = 7'b1011011; // 2168                 4'b0011: Y_r_2 = 7'b1001111; // 3169                 4'b0100: Y_r_2 = 7'b1100110; // 4170                 4'b0101: Y_r_2 = 7'b1101101; // 5171                 4'b0110: Y_r_2 = 7'b1111101; // 6172                 4'b0111: Y_r_2 = 7'b0000111; // 7173                 4'b1000: Y_r_2 = 7'b1111111; // 8174                 4'b1001: Y_r_2 = 7'b1101111; // 9175                 4'b1010: Y_r_2 = 7'b1110111; // A176                 4'b1011: Y_r_2 = 7'b1111100; // b177                 4'b1100: Y_r_2 = 7'b0111001; // c178                 4'b1101: Y_r_2 = 7'b1011110; // d179                 4'b1110: Y_r_2 = 7'b1111001; // E180                 4'b1111: Y_r_2 = 7'b1110001; // F181                 default: Y_r_2 = 7'b0000000;182             endcase
183     end
184     
185 endmodule

　　上面一長串代碼，剛接觸的人一看可能會頭大，但要是仔細分析一下，就會很好理解了。本實現有三部分組成：

　　1.第44行~第59行：時鐘分頻，系統時鐘為50MHZ，ADC0809的驅動頻率不需要這么快，所以需要分頻。一般在500KHZ左右，實例中用的是750KHz。

　　2.第67行~第128行：對ADC0809時序的實現。自己好好理解下哦。一次模數轉換經過6個步驟完成。第3步和第4步需要查看EOC的狀態來確定是否將模擬數據轉換完畢。

　　3.第137行~第183行：將模擬數據轉化到的數字數據輸出到2個數碼管上。圖3.3是ADC0809的外部接口。

?　　　　　　　　　　圖3.3 ADC0809的外部接口

?分配引腳：

　　clk接系統時鐘，rst接復位信號，abc_in[2..0]接三個按鍵，seven_seg[15..0]接2個七段數碼管，其余的是ADC0809上的型號，這是由硬件連線決定的，只要搞清楚它們是輸入還是輸出就行了。

實驗結果：

　　將三個按鍵都關閉，選擇0通道，這樣，當旋轉按鈕的時候，在2個七段數碼管上就能顯示數值。這就完成了將模擬數據轉化為數字量的驗證。

審核編輯：劉清

閱讀全文

FPGA(591969) FPGA(591969)
轉換器(141067) 轉換器(141067)
譯碼器(49811) 譯碼器(49811)
鎖存器(40990) 鎖存器(40990)

深入理解FPGA Verilog HDL語法(一)

今天給大俠帶來的是一周掌握FPGA Verilog HDL 語法，今天開啟第一天，下面咱們廢話就不多說了，一起來看看吧。

2022-07-18 09:47:40

2074

深入理解FPGA Verilog HDL語法(二)

今天給大俠帶來的是一周掌握FPGA Verilog HDL 語法，今天開啟第二天。上一篇提到了整數型以及參數型，此篇我們繼續來看變量以及后續其他內容，結合實例理解理論語法，會讓你理解運用的更加透徹。下面咱們廢話就不多說了，一起來看看吧。

2022-07-18 09:52:36

1262

FPGA Verilog HDL 設計實例系列連載--------樂曲演奏

即可。實驗實現：　　詳細實現步驟請參考FPGA Verilog HDL 設計實例系列連載--------8-3編碼器（1）在設計文件中輸入Verilog代碼

2012-03-12 14:16:20

FPGA Verilog HDL 設計實例系列連載------AD轉換（ADC0809）

（程序中會有體現）。　　　　Verilog HDL實現實現步驟請參照 FPGA Verilog HDL 設計實例系列連載--------8-3編碼器設計文件輸入Verilog HDL代碼

2012-03-13 16:08:11

FPGA Verilog HDL 設計實例系列連載------七段數碼管掃描顯示

HDL 設計實例系列連載--------8-3編碼器設計文件輸入Verilog HDL代碼。[code

2012-03-14 11:16:34

FPGA Verilog HDL 設計實例系列連載------交通燈的控制

……2）、設置一組數碼管，以倒計時的方式顯示允許通過或禁止通過的時間，其中綠燈、黃燈、紅燈的持續時間為20s，5s，25s。Verilog HDL實現設計文件輸入Verilog HDL代碼?！　∠到y

2012-03-14 13:58:10

FPGA Verilog HDL系列實例--------步進電機驅動控制

【連載】 FPGAVerilog HDL 系列實例Verilog HDL 之步進電機驅動控制步進電機的用途還是非常廣泛的，目前打印機，繪圖儀，機器人等等設備都以步進電機為動力核心。那么，下面我們

2021-06-29 08:11:48

FPGA雙沿發送之Verilog HDL實現精選資料推薦

1.1 FPGA雙沿發送之Verilog HDL實現1.1.1 本節目錄1）本節目錄；2）本節引言；3）FPGA簡介；4）FPGA雙沿發送之Verilog HDL實現；5）結束語。1.1.2 本節

2021-07-26 06:20:59

FPGA雙沿采樣之Verilog HDL實現精選資料分享

1.1 FPGA雙沿采樣之Verilog HDL實現1.1.1 本節目錄1）本節目錄；2）本節引言；3）FPGA簡介；4）FPGA雙沿采樣之Verilog HDL實現；5）結束語。1.1.2 本節

2021-07-26 07:44:03

FPGA應用開發入門與典型實例pdf免費下載（華清遠見編寫）

詳細講解了FPGA應用開發的方方成面，主要涵盞以下內容：　　從零開始設計FPGA最小系統　　Verilog HDL語言基礎　　QUARTUS II、ISE的使用技巧　　FPGA系統設計的仿真

2012-02-09 15:45:32

FPGA編程是用VHDL還是verilog HDL好用？謝謝了！

FPGA編程是用VHDL還是verilog HDL好用？謝謝了！{:soso_e183:}

2012-06-19 17:36:29

FPGA編程是用VHDL還是verilog HDL好用？謝謝了！

[color=#444444 !important]FPGA編程是用VHDL還是verilog HDL好用？謝謝了！

2012-06-19 17:39:00

Verilog HDL 那些事兒-建模篇-學FPGA入門最佳資料

學習 Verilog HDL 和 FPGA 之間，始終會出現一組群體，他們都是徘徊在學習的邊緣。在他們的心中一直回響著這樣的一個問題：“我在學什么，為什么不管我怎么學，我都沒有實感 ... ” 沒錯

2015-01-14 17:48:01

Verilog HDL測試激勵之復位激勵相關資料分享

（60）Verilog HDL測試激勵：復位激勵11.1 目錄1）目錄2）FPGA簡介3）Verilog HDL簡介4）Verilog HDL測試激勵：復位激勵15）結語1.2 FPGA簡介FPGA

2022-02-23 06:42:51

Verilog HDL測試激勵之復位激勵簡介

（77）Verilog HDL測試激勵：復位激勵31.1 目錄1）目錄2）FPGA簡介3）Verilog HDL簡介4）Verilog HDL測試激勵：復位激勵35）結語1.2 FPGA簡介FPGA

2022-02-23 07:48:24

Verilog HDL測試激勵之時鐘激勵

（59）Verilog HDL測試激勵：時鐘激勵11.1 目錄1）目錄2）FPGA簡介3）Verilog HDL簡介4）Verilog HDL測試激勵：時鐘激勵15）結語1.2 FPGA簡介FPGA

2022-02-23 06:57:59

Verilog HDL的時鐘激勵簡析

（69）Verilog HDL測試激勵：時鐘激勵21.1 目錄1）目錄2）FPGA簡介3）Verilog HDL簡介4）Verilog HDL測試激勵：時鐘激勵25）結語1.2 FPGA簡介FPGA

2022-02-23 07:31:44

Verilog HDL相關應用程序設計實例精講和經典黑金資料（入門教程+實例精講+百例設計）

Verilog HDL應用程序設計實例精講v經典黑金資料（入門教程+實例精講+百例設計）

2019-03-26 14:45:07

Verilog HDL硬件描述語言（非常經典的教材）

Verilog HDL硬件描述語言（非常經典的教材）FPGA軟件無線電開發（全階視頻教程+開發板+實例）詳情鏈接：http://url.elecfans.com/u/5e4a12f2ba

2013-07-22 14:50:03

Verilog HDL程序設計與實踐

本帖最后由 minjienuaa 于 2013-3-29 22:44 編輯 Verilog HDL程序設計與實踐，大家學習FPGA的同學可以下載看看學習學習很有作用哦

2013-03-29 22:41:31

Verilog HDL經典黑金資料（入門教程+實例精講+百例設計）

共包括典型電路和常用電路兩個章節。如果是初學者建議從常用電路開始學起?！对O計與驗證》以實例講解的方式對HDL語言的設計方法進行介紹。全書共分9章，第1章至第3章主要介紹了Verilog HDL語言

2018-12-10 15:31:15

Verilog HDL設計與實戰.劉福奇，PDF電子書+配套源碼資料大全

`共分為四部分，Verilog HDL語言、FPGA設計實例、ModelSim仿真工具及QuartusII開發工具。Verilog HDL設計與實戰.PDF版電子書回復帖子查看下載資料[hide][/hide]Verilog HDL設計與實戰配套代碼回復帖子查看下載資料[hide][/hide]`

2021-06-16 10:50:55

Verilog HDL詳細資料合集！

本合集資料包括：1.Verilog HDL程序設計實例詳解2.Verilog HDL經典教程3.Verilog HDL實驗練習與語法手冊4.Verilog HDL硬件描述語言

2020-08-21 10:06:20

Verilog HDL語言有什么優越性

Verilog HDL語言有什么優越性Verilog HDL語言在FPGA/CPLD開發中的應用

2021-04-23 07:02:03

Verilog HDL語言編程基礎與FPGA常用開發工具

關鍵字：Altera 、FPGA、軟硬件協調設計（Verilog & C）、CPU、總線、外設FPGA硬件結構知識Verilog HDL語言編程基礎FPGA常用開發工具 SOPC硬件系統開發SOPC軟件系統開發Avalon總線規范Nios II外設及其編程七段數碼管時鐘...

2021-12-22 08:06:06

Verilog_HDL硬件描述語言

Verilog_HDL硬件描述語言 FPGA的資料

2013-02-26 14:03:42

[下載]cpld\fpga\verilog hdl視頻教程

  cpld\fpga\verilog hdl視頻教程入門篇：第1講、FPGA設計基礎（PDF、視頻）第2講、FPGA設計入門（視頻、課后習題）第3講、VerilogHDL

2009-03-26 16:37:40

[推薦]cpld\fpga\verilog hdl視頻教程

教程目錄：入門篇：第1講、FPGA設計基礎（PDF、視頻）第2講、FPGA設計入門（視頻、課后習題）第3講、VerilogHDL基礎（PDF、視頻、課后習題）第4講：Verilog HDL中的組合

2009-03-09 22:56:25

《FPGA應用開發入門與典型實例》掃描版[PDF]

本帖最后由普萊斯隊長于 2013-1-3 12:33 編輯文件太大，內容介紹：本書全面講解了FPGA系統設計的背景知識、硬件電路設計，硬件描述語言Verilog HDL的基本語法和常用語

2012-12-28 18:38:42

【FPGA學習】Verilog HDL有哪些特點

層次設計，可使用模塊實例結構描述任何層次；? 設計的規?？梢允侨我獾?，語言不對設計的規模大小施加任何限制；? Verilog HDL 不再是某些公司的專有語言而是 IEEE 標準；? Verilog

2018-09-18 09:33:31

【特權同學推薦】Verilog HDL語法學習教程及135個設計實例

行Verilog HDL建模。FPGA軟件無線電開發（全階視頻教程+開發板+實例）詳情鏈接：http://url.elecfans.com/u/5e4a12f2ba手把手教你設計人工智能芯片及系統（全階

2019-11-26 11:27:34

如何對Verilog HDL的復位激勵進行測試

（70）Verilog HDL測試激勵：復位激勵21.1 目錄1）目錄2）FPGA簡介3）Verilog HDL簡介4）Verilog HDL測試激勵：復位激勵25）結語1.2 FPGA簡介FPGA

2022-02-23 06:29:31

如何用VHDL、Verilog HDL實現設計輸入？

如何在ALTERA公司的Quartus II環境下用VHDL、Verilog HDL實現設計輸入，采用同步時鐘，成功編譯、綜合、適配和仿真，并下載到Stratix系列FPGA芯片EP1S25F780C5中。

2021-04-15 06:19:38

淺談Verilog HDL測試激勵之時鐘激勵

（76）Verilog HDL測試激勵：時鐘激勵31.1 目錄1）目錄2）FPGA簡介3）Verilog HDL簡介4）Verilog HDL測試激勵：時鐘激勵35）結語1.2 FPGA簡介FPGA

2022-02-23 07:33:53

設計與驗證Verilog HDL FPGA設計與驗證的好書

本帖最后由 eehome 于 2013-1-5 10:01 編輯 EDA先鋒工作室的精品書籍，國內少有的系統講述FPGA設計和驗證的好書，特別是驗證部分很精華，現在和大家分享，同時附上本書的實例源代碼和Verilog HDL語法國際標準。

2011-08-02 14:54:41

Verilog HDL Synthesis (A Pract

Verilog HDL Synthesis (A Practical Primer)

2009-02-12 09:36:24

Verilog HDL綜合實用教程

Verilog HDL 綜合實用教程第1章基礎知識第2章從Verilog結構到邏輯門第3章建模示例第4章模型的優化第5章驗證附錄A 可綜合的語言結構附錄B 通用庫

2009-07-20 11:21:13

FPGA的編譯之二、Verilog HDL語言的FPGA快速

This manual describes the Verilog portion of Synopsys FPGACompiler II / FPGA Express application

2009-07-23 10:01:29

基于Verilog HDL語言的FPGA設計

采用 Verilog HDL 語言在Altera 公司的FPGA 芯片上實現了RISC_CPU 的關鍵部件狀態控制器的設計,以及在與其它各種數字邏輯設計方法的比較下,顯示出使用Verilog HDL語言的優越性.關鍵詞

2009-08-21 10:50:05

用Verilog HDL實現I2C總線功能

簡述了I2C總線的特點；介紹了開發FPGA時I2C總線模塊的設計思想；給出并解釋了用Verilog HDL實現部分I2C總線功能的程序，以及I2C總線主從模式下的仿真時序圖。

2009-10-19 10:49:16

104

Verilog-HDL實踐與應用系統設計

Verilog-HDL實踐與應用系統設計本書從實用的角度介紹了硬件描述語言Verilog-HDL。通過動手實踐,體驗Verilog-HDL的語法結構、功能等內涵。在前五章,以簡單的實例列舉了Verilog-HDL的用法;

2009-11-14 22:57:40

146

Verilog hdl教程實例

Verilog hdl教程實例【例 3.2】4 位計數器module count4(out,reset,clk);output[3:0] out;input reset,clk;reg

2010-02-09 09:41:01

Verilog HDL華為入門教程

Verilog HDL 華為入門教程本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學者能夠迅速掌握HDL設計方法，初步了解并掌握Verilog HDL語言的基本要素，能

2010-02-11 08:35:38

140

Verilog HDL入門教程(華為絕密資料)

Verilog HDL入門教程(華為絕密資料) 本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學者能夠迅速掌握HDL設計方法，初步了解并掌握Verilog HDL語言的

2010-04-02 11:52:21

Verilog HDL練習題

Verilog HDL練習題

2010-11-03 16:47:13

193

什么是Verilog HDL？

什么是Verilog HDL？ Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數字系統建模。被建模的數字系統

2009-01-18 14:53:26

3678

Verilog HDL語言在FPGA/CPLD開發中的應用

摘要：通過設計實例詳細介紹了用Verilog HDL語言開發FPGA/CPLD的方法，并通過與其他各種輸入方式的比較，顯示出使用Verilog HDL語言的優越性。

2009-06-20 11:51:28

1857

Verilog HDL程序基本結構與程序入門

Verilog HDL程序基本結構與程序入門 Verilog HDL程序基本結構 Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的

2010-02-08 11:43:30

2185

Verilog HDL語言簡介

Verilog HDL語言簡介 1．什么是Verilog HDLVerilog HDL是硬件描述語言的一種，用于數

2010-02-09 08:59:33

3609

VHDL和Verilog HDL語言對比

VHDL和Verilog HDL語言對比 Verilog HDL和VHDL都是用于邏輯設計的硬件描述語言，并且都已成為IEEE標準。VHDL是在1987年成為IEEE標準，Verilog HDL

2010-02-09 09:01:17

10317

Verilog HDL與VHDL及FPGA的比較分析

Verilog HDL與VHDL及FPGA的比較分析.　Verilog HDL優點：類似C語言，上手容易，靈活。大小寫敏感。在寫激勵和建模方面有優勢。

2011-01-11 10:45:29

1182

PLD/FPGA硬件語言設計verilog HDL

在我國使用Verilog HDL的公司比使用VHDL的公司多。從EDA技術的發展上看，已出現用于CPLD/FPGA設計的硬件C語言編譯軟件，雖然還不成熟，應用極少，但它有可能會成為繼VHDL和Verilog之后，設計大規模CPLD/FPGA的又一種手段。

2011-03-12 11:21:20

1686

Verilog HDL程序設計教程_王金明

《Verilog HDL 程序設計教程》對Verilog HDL程序設計作了系統全面的介紹，以可綜合的設計為重點，同時對仿真和模擬也作了深入的闡述?！?b class="flag-6" style="color: red">Verilog HDL 程序設計教程》以Verilog-1995標準為基礎

2011-09-22 15:53:36

應用Verilog HDL進行數字系統設計實例

本內容介紹了應用Verilog HDL進行數字系統設計實例

2011-09-27 16:30:29

Verilog_HDL的基本語法詳解（夏宇聞版）

Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結

2012-10-08 14:48:31

設計與驗證Verilog HDL（吳繼華）

本書以實例講解的方式對HDL語言的設計方法進行介紹。全書共分9章，第1章至第3章主要介紹了Verilog HDL語言的基本概念、設計流程、語法及建模方式等。

2012-11-28 13:32:57

943

Verilog HDL 數字設計教程(賀敬凱)

Verilog HDL 數字設計教程【作者：賀敬凱；出版社：西安電子科技大學出版社】（本資料為ppt）內容簡介：介紹了Verilog HDL語言，狀態機設計，仿真，還有好幾個可綜合設計的舉例，除了

2012-11-28 13:43:11

489

Verilog HDL程序設計與實踐

Verilog HDL程序設計與實踐著重介紹了Verilog HDL語言

2015-10-29 14:45:47

Verilog HDL硬件描述語言_結構建模

本章講述Verilog HDL中的結構建模方式。結構建模方式用以下三種實例語句描述，verilog相關教程材料，有興趣的同學可以下載學習。

2016-04-25 14:58:20

Verilog HDL硬件描述語言_用戶定義的原語

本章講述Verilog HDL指定用戶定義原語UDP的能力。UDP的實例語句與基本門的實例語句完全相同，即U D P實例語句的語法與基本門的實例語句語法一致。verilog相關教程材料，有興趣的同學可以下載學習。

2016-04-25 16:09:32

Verilog HDL硬件描述語言_建模實例

本章給出了一些用Verilog HDL編寫的硬件建模實例。verilog相關教程材料，有興趣的同學可以下載學習

2016-04-25 16:09:32

Verilog HDL程序設計教程

Verilog HDL程序設計教程-人郵

2016-05-11 11:30:19

Verilog_HDL教程

Verilog_HDL教程,又需要的朋友下來看看

2016-05-11 17:30:15

Verilog+HDL實用教程-電科

Verilog+HDL實用教程-電科，下來看看。

2016-05-11 17:30:15

_Verilog_HDL的基本語法

Verilog_HDL語言的學習，為FPGA編程打下堅實的基礎

2016-05-19 16:40:52

Verilog HDL應用程序設計實例精講

Verilog HDL應用程序設計實例精講。

2016-05-20 11:16:35

Verilog HDL應用程序設計實例精講

Verilog HDL應用程序設計實例精講

2016-05-20 11:16:35

284

Verilog HDL 華為入門教程

Verilog HDL 華為入門教程

2016-06-03 16:57:53

Verilog HDL入門教程

本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學者能夠迅速掌握HDL設計方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設計代碼并能夠進行一些簡單設計的Verilog HDL建模。

2016-07-15 15:27:00

Verilog HDL數字設計與綜合_夏宇聞譯（第二版）

verilog HDL，fpga，硬件電路學習資料

2016-09-01 14:55:49

設計與驗證：Verilog HDL(清晰PDF)

設計與驗證，很不錯的一本書，《設計與驗證》以實例講解的方式對HDL語言的設計方法進行介紹。全書共分9章，第1章至第3章主要介紹了Verilog HDL語言的基本概念、設計流程、語法及建模方式等內容

2016-10-10 17:04:40

566

Verilog HDL設計(提高)

Verilog HDL設計(提高)，感興趣的小伙伴們可以瞧一瞧。

2016-11-10 15:29:36

基于FPGA Verilog-HDL語言的串口設計

基于FPGA Verilog-HDL語言的串口設計

2017-02-16 00:08:59

Verilog HDL入門教程之Verilog HDL數字系統設計教程

本文檔的主要內容詳細介紹的是Verilog HDL入門教程之Verilog HDL數字系統設計教程。

2018-09-20 15:51:26

如何設計常用模塊的Verilog HDL？

本文檔的主要內容詳細介紹的是常用模塊的Verilog HDL設計詳細資料免費下載。

2018-10-16 11:12:54

Verilog HDL入門教程

本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學者能夠迅速掌握HDL 設計方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設計代碼并能夠進行一些簡單設計的Verilog HDL建模。

2019-02-11 08:00:00

Verilog HDL作為現在最流行的FPGA開發語言是入門的基礎

Verilog HDL作為現在最流行的FPGA開發語言，當然是入門基礎。

2019-02-18 14:47:00

10320

FPGA視頻教程之Verilog基礎的詳細資料說明

本文檔的主要內容詳細介紹的是FPGA視頻教程之Verilog基礎的詳細資料說明包括了:1.Verilog HDL簡介，2.Verilog HDL模型的基本結構，3.Verilog HDL模塊的組成

2019-03-21 15:02:49

Verilog HDL語言及VIVADO的應用

中國大學MOOC 本課程以目前流行的Xilinx 7系列FPGA的開發為主線，全面講解FPGA的原理及電路設計、Verilog HDL語言及VIVADO的應用，并循序漸進地從組合邏輯、時序邏輯的開發開始，深入到FPGA的基礎應用、綜合應用和進階應用。

2019-08-06 06:12:00

3450

數字設計FPGA應用：Verilog HDL語言基本結構

本課程以目前流行的Xilinx 7系列FPGA的開發為主線，全面講解FPGA的原理及電路設計、Verilog HDL語言及VIVADO的應用，并循序漸進地從組合邏輯、時序邏輯的開發開始，深入到FPGA的基礎應用、綜合應用和進階應用。

2019-12-02 07:10:00

2914

Verilog HDL的基礎知識詳細說明

硬件描述語言基本語法和實踐（1）VHDL 和Verilog HDL的各自特點和應用范圍（2）Verilog HDL基本結構語言要素與語法規則（3） Verilog HDL組合邏輯語句結構

2019-07-03 17:36:00

Verilog HDL語言技術要點

的是硬件描述語言。最為流行的硬件描述語言有兩種Verilog HDL/VHDL，均為IEEE標準。Verilog HDL具有C語言基礎就很容易上手，而VHDL語言則需要Ada編程基礎。另外Verilog

2020-09-01 11:47:09

4002

使用FPGA設計的2個實例詳細說明

本文檔的主要內容詳細介紹的是使用FPGA設計的2個實例詳細說明包括了：Verilog HDL 設計練習一．簡單的組合邏輯設計，練習二. 簡單時序邏輯電路的設計

2020-09-23 16:48:00

Verilog HDL指定用戶定義原語UDP的能力介紹

用戶定義的原語在前一章中，我們介紹了Verilog HDL提供的內置基本門。本章講述Verilog HDL指定用戶定義原語U D P的能力。 U D P的實例語句與基本門的實例語句完全相同

2021-03-05 15:30:36

1426

Verilog HDL的禮物-Verilog HDL掃盲文下載

很多進入FPGA世界不久得朋友，第一個要學習當然是HDL語言，在網上流行的有Verilog和VDL這兩個HDL語言。如果讀者是 VDL HDL語言的愛好者，那么讀者以立即把這本筆記關了。在筆者的眼中

2021-04-30 09:24:32

Verilog HDL基礎語法入門

簡單介紹Verilog HDL語言和仿真工具。

2021-05-06 16:17:10

617

Verilog HDL verilog hdl和vhdl的區別

Verilog HDL是一種以文本形式描述數字系統硬件的結構和行為的硬件描述語言，也可描述邏輯電路圖、邏輯表達式等。Verilog HDL和VHDL是目前主流的、最受歡迎的兩種硬件描述語言。

2021-07-23 14:36:55

9911

Verilog HDL入門教程.pdf

Verilog HDL入門教程.pdf

2021-11-02 16:27:14

108

159

SALELF 2系列FPGA HDL設計庫指南

電子發燒友網站提供《SALELF 2系列FPGA HDL設計庫指南.pdf》資料免費下載

2022-09-26 15:10:40

二十進制編碼器及Verilog HDL描述 Verilog HDL程序的基本結構及特點

節通過硬件描述語言Verilog HDL對二十進制編碼器的描述，介紹Verilog HDL程序的基本結構及特點。

2023-08-28 09:54:34

1116

已全部加載完成

搜索歷史

FPGA Verilog HDL系列實例—AD轉換

評論