關(guān)于Xilinx FPGA的配置流程淺析

盡管FPGA的配置模式各不相同，但整個(gè)配置過程中FPGA的工作流程是一致的，分為三個(gè)部分：設(shè)置、加載、啟動(dòng)。

復(fù)位結(jié)束配置開始

有多種方式使FPGA的配置進(jìn)入這一過程。在上電時(shí)，電壓達(dá)到FPGA要求之前，F(xiàn)PGA的上電復(fù)位模塊將使FPGA保持在復(fù)位狀態(tài)；外部控制PROG_B引腳出現(xiàn)一個(gè)低脈沖也可以使FPGA保持在復(fù)位狀態(tài)。

清除配置存儲(chǔ)內(nèi)容

這一步稱為初始化，當(dāng)FPGA復(fù)位結(jié)束，配置存儲(chǔ)器的內(nèi)容會(huì)被自動(dòng)清除。在這個(gè)步驟中，除配置專用接口外，F(xiàn)PGA I/O均被置于高阻態(tài)。在整個(gè)初始化過程中，INIT_B引腳被置低并在初始化結(jié)束后恢復(fù)高電平。如果INIT_B信號(hào)在外部被拉低，F(xiàn)PGA將一直停留在初始化狀態(tài)。注意PROG_B信號(hào)的脈寬不能太窄。

采樣控制信號(hào)

初始化結(jié)束后，INIT_B信號(hào)回到高電平。FPGA開始采集模式選擇引腳M[1:0]和變量選擇引腳VS。如果為主動(dòng)模式，F(xiàn)PGA很快就會(huì)給出有效的CCLK。VS信號(hào)只在主動(dòng)BPI及其SPI模式中生效。此時(shí)，F(xiàn)PGA開始在配置時(shí)鐘的上升沿對配置數(shù)據(jù)進(jìn)行采樣。

同步化

每一個(gè)FPGA配置數(shù)據(jù)流都有一個(gè)同步頭，它是一段特殊的同步字。同步字主要用于幫助FPGA確定正確的數(shù)據(jù)位置。同步字之前的配置數(shù)據(jù)都會(huì)被FPGA忽略，也就是FPGA僅僅在同步化之后才正式開始接收配置數(shù)據(jù)。一般而言，同步字都是由0/1數(shù)目相同的二進(jìn)制數(shù)組成的，如Spartan3為AA995566。

ID檢查

FPGA同步化后，會(huì)自動(dòng)檢測配置流中的器件ID和目標(biāo)器件ID是否一致。這一步確保了FPGA不會(huì)被錯(cuò)誤的配置流誤配置。

32位的ID中包含了28位的特征值和4位掩碼。特征值包括廠商信息，器件族，器件規(guī)模等。當(dāng)器件ID檢查遇到問題時(shí)，F(xiàn)PGA會(huì)將內(nèi)部寄存器的第一位ID_Err置高，軟件也會(huì)顯示錯(cuò)誤信息。

載入配置內(nèi)容

在ID檢查順利通過后，F(xiàn)PGA開始加載配置數(shù)據(jù)。

CRC校驗(yàn)

在加載數(shù)據(jù)過程中，F(xiàn)PGA會(huì)對每一幀數(shù)據(jù)進(jìn)行CRC校驗(yàn)。如果失敗，F(xiàn)PGA會(huì)將INIT_B信號(hào)拉低并終止配置過程。

啟動(dòng)序列

FPGA配置數(shù)據(jù)加載完后，F(xiàn)PGA進(jìn)入啟動(dòng)序列。啟動(dòng)序列事件的默認(rèn)順序?yàn)橄柔尫臘ONE引腳，然后激活I(lǐng)/O，最后啟動(dòng)寫使能。實(shí)際使用中，可以通過BitGen參數(shù)對啟動(dòng)順序進(jìn)行設(shè)置來滿足不同的需求。

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這篇blog想弄清楚FPGA上電配置后程序引導(dǎo)和啟動(dòng)的整個(gè)流程是怎么樣的，不是談?wù)撊绾尉帉慴ootloader。

2017-02-11 05:55:06

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基于Xilinx FPGA的開發(fā)板及代碼

文檔內(nèi)容包含基于Xilinx FPGA的開發(fā)板代碼及原路圖，供網(wǎng)友參考。

2017-09-01 11:09:24

Xilinx的EAPR局部重構(gòu)流程與基于FPGA動(dòng)態(tài)局部可重構(gòu)實(shí)現(xiàn)方法

1 Xilinx 的的的 EAPR 局部重構(gòu)流程 EAPR（early access partial reconfiguration）與基于模塊（modulebased）流程相比，有以下的主要

2017-10-18 15:12:08

Xilinx FPGA的Maxim參考設(shè)計(jì)

Xilinx FPGA的Maxim參考設(shè)計(jì)

2017-10-31 09:59:24

基于Xilinx的InTime優(yōu)化設(shè)計(jì)及流程詳講

本文闡明了InTime和Xilinx軟件是如何通過調(diào)整編譯參數(shù)以及運(yùn)行并行編譯來優(yōu)化FPGA時(shí)序性能的。InTime通過機(jī)器學(xué)習(xí)來決定一個(gè)FPGA設(shè)計(jì)的綜合和布局布線的最佳配置組合。通過和計(jì)算服務(wù)器

2017-11-15 15:17:05

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V5 FPGA配置回讀

通過SELECTMAP32接口配置和回讀XILINX公司生產(chǎn)的V5系列SRAM型FPGA，被配置的FPGA以下簡稱DUT，產(chǎn)生配置時(shí)序的FPGA簡稱配置FPGA。首先硬件上應(yīng)將M[2:0]接成110

2017-11-17 10:16:01

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FPGA開發(fā)板使用和配置方式

本節(jié)旨在通過給定的工程實(shí)例“按鍵開關(guān)控制LED”來熟悉Xilinx ISE軟件的基本操作、設(shè)計(jì)、編譯及仿真流程。同時(shí)使用基于Xilinx FPGA的開發(fā)板將該實(shí)例進(jìn)行下載、驗(yàn)證及調(diào)試，完成工程設(shè)計(jì)的硬件實(shí)現(xiàn)，熟悉Xilinx FPGA開發(fā)板的使用及配置方式。

2017-11-22 15:31:49

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關(guān)于Xilinx公司出品的Spartan6系列FPGA的MultiBoot設(shè)計(jì)方案詳解

Xilinx公司出品的Spartan6系列FPGA所具有的MultiBoot特性，允許用戶在不掉電重啟的情況下，根據(jù)不同時(shí)刻的需求，有選擇地從存儲(chǔ)于Flash中的多個(gè)配置文件中加載其中

2018-07-13 08:01:00

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Xilinx FPGA電路配置

FPGA配置方式靈活多樣，根據(jù)芯片是否能夠自己主動(dòng)加載配置數(shù)據(jù)分為主模式、從模式以及JTAG模式。典型的主模式都是加載片外非易失( 斷電不丟數(shù)據(jù)) 性存儲(chǔ)器中的配置比特流，配置所需的時(shí)鐘信號(hào)( 稱為

2017-11-26 08:12:51

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FPGA開發(fā)流程詳細(xì)解析

1. FPGA 開發(fā)流程：電路設(shè)計(jì)與設(shè)計(jì)輸入；仿真驗(yàn)證：利用Xilinx集成的仿真工具足矣；邏輯綜合：利用XST(Xilinx Synthesis Tool)工具；布局布線：利用Xilinx

2018-01-12 03:59:48

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從賽靈思FPGA設(shè)計(jì)流程看懂FPGA設(shè)計(jì)

不斷從賽靈思FPGA設(shè)計(jì)流程看懂FPGA設(shè)計(jì) 1.XILINX ISE傳統(tǒng)FPGA設(shè)計(jì)流程利用XilinxISE軟件開發(fā)FPGA的基本流程包括代碼輸入、功能仿真、綜合、綜合

2018-02-20 20:32:00

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基于Xilinx FPGA的視頻圖像采集系統(tǒng)

不斷從賽靈思FPGA設(shè)計(jì)流程看懂FPGA設(shè)計(jì) 本篇要分享的是基于Xilinx FPGA的視頻圖像采集系統(tǒng)，使用攝像頭采集圖像數(shù)據(jù)，并沒有用到SDRAM/DDR。

2018-02-20 20:44:00

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FPGA的配置/加載方式

FPGA有多種配置/加載方式。粗略可以分為主動(dòng)和被動(dòng)兩種。主動(dòng)加載是指由FPGA控制配置流程，被動(dòng)加載是指FPGA僅僅被動(dòng)接收配置數(shù)據(jù)。

2018-10-05 10:12:00

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如何在小型集群中部署Xilinx FPGA卡

Xilinx FPGA是支持OpenStack的第一個(gè)（也是目前唯一的）FPGA。該視頻快速介紹了如何在小型集群中部署Xilinx FPGA卡，以便在Xilinx SC16展臺(tái)上運(yùn)行每個(gè)演示，并使用OpenStack進(jìn)行配置和管理。

2018-11-23 06:14:00

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xilinx7系列FPGA的7種邏輯代碼配置模式

今天咱們聊聊xilinx7系列FPGA配置的相關(guān)內(nèi)容。總所周知FPGA上電后，其工作的邏輯代碼需要從外部寫入FPGA，FPGA掉電后其邏輯代碼就丟失，因此FPGA可以被無限次的配置不同的邏輯代碼

2019-10-20 09:02:00

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淺析FPGA的基本結(jié)構(gòu)

目前市場上90%以上的FPGA來自于xilinx和altera這兩家巨頭，而這兩家FPGA的實(shí)現(xiàn)技術(shù)都是基于SRAM的可編程技術(shù)，FPGA內(nèi)部結(jié)構(gòu)基本一致，所以本文僅以xilinx的7系列FPGA介紹。

2019-10-20 09:03:00

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關(guān)于FPGA它的開發(fā)流程是怎樣的

FPGA的設(shè)計(jì)流程就是利用EDA開發(fā)軟件和編程工具對FPGA芯片進(jìn)行開發(fā)的過程。FPGA的開發(fā)流程一般包括功能定義／器件選型、設(shè)計(jì)輸入、功能仿真、邏輯綜合、布局布線與實(shí)現(xiàn)、編程調(diào)試等主要步驟。

2019-11-06 15:17:28

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Xilinx FPGA的FMC介紹

本文主要介紹Xilinx FPGA的FMC接口。

2020-01-28 17:52:00

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Xilinx 7系列FPGA介紹

Xilinx 7系列FPGA概覽文章目錄 Xilinx 7系列FPGA概覽 1.Xilinx的四個(gè)工藝級別 2.Virtex、Kintex、Artix和Spartan 3.7系列特點(diǎn) 4.7系列

2020-11-13 18:03:30

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Xilinx FPGA中SRL移位寄存器的資源介紹

SRL（移位寄存器）資源，在FPGA中都有，不過是叫不同的名字。Xilinx FPGA內(nèi)部的LUT有個(gè)特殊功能，就是可以配置成可變長度SRL。

2020-12-31 16:45:35

賽靈思7系列的FPGA上電配置流程

一、FPGA配置引腳說明 1、CFGBVS 如果VCCO0連接至2.5V或3.3V，CFGBVS連接至VCCO0。如果VCCO0連接至1.5V或1.8V，CFGBVS連接至GND。建議bank0

2021-01-18 13:43:10

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關(guān)于IDDR與FPGA的介紹與淺析

該設(shè)計(jì)元素是專用的輸入寄存器，旨在將外部雙數(shù)據(jù)速率（DDR）信號(hào)接收到Xilinx FPGA中。IDDR可用的模式可以在捕獲數(shù)據(jù)的時(shí)間和時(shí)鐘沿或在相同的時(shí)鐘沿向FPGA架構(gòu)顯示數(shù)據(jù)。此功能使您可以避免其他時(shí)序復(fù)雜性和資源使用情況。

2021-03-13 09:07:33

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