FPGA與CPLD的區(qū)別

1.CPLD

CPLD主要是由可編程邏輯宏單元（LMC，Logic Macro Cell）圍繞中心的可編程互連矩陣單元組成，其中LMC邏輯結(jié)構(gòu)較復雜，并具有復雜的I/O單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于CPLD內(nèi)部采用固定長度的金屬線進行各邏輯塊的互連，所以設計的邏輯電路具有時間可預測性，避免了分段式互連結(jié)構(gòu)時序不完全預測的缺點。到90年代，CPLD發(fā)展更為迅速，不僅具有電擦除特性，而且出現(xiàn)了邊緣掃描及在線可編程等高級特性。較常用的有Xilinx公司的EPLD和Altera公司的CPLD。

2. FPGA

FPGA通常包含三類可編程資源：可編程邏輯功能塊、可編程I/O塊和可編程互連。可編程邏輯功能塊是實現(xiàn)用戶功能的基本單元，它們通常排列成一個陣列，散布于整個芯片；可編程I/O塊完成芯片上邏輯與外部封裝腳的接口，常圍繞著陣列排列于芯片四周；可編程內(nèi)部互連包括各種長度的連線線段和一些可編程連接開關(guān)，它們將各個可編程邏輯塊或I/O塊連接起來，構(gòu)成特定功能的電路。不同廠家生產(chǎn)的FPGA在可編程邏輯塊的規(guī)模，內(nèi)部互連線的結(jié)構(gòu)和采用的可編程元件上存在較大的差異。較常用的有Altera、Xinlinx和Actel公司的FPGA。FPGA一般用于邏輯仿真。電路設計工程師設計一個電路首先要確定線路，然后進行軟件模擬及優(yōu)化，以確認所設計電路的功能及性能。然而隨著電路規(guī)模的不斷增大，工作頻率的不斷提高，將會給電路引入許多分布參數(shù)的影響，而這些影響用軟件模擬的方法較難反映出來，所以有必要做硬件仿真。FPGA就可以實現(xiàn)硬件仿真以做成模型機。將軟件模擬后的線路經(jīng)一定處理后下載到FPGA，就可容易地得到一個模型機，從該模型機，設計者就很直觀地測試其邏輯功能及性能指標。

3.系統(tǒng)比較：

盡管ＦＰＧＡ和ＣＰＬＤ都是可編程ＡＳＩＣ器件，有很多共同特點，但由于ＣＰＬＤ和ＦＰＧＡ結(jié)構(gòu)上的差異，具有各自的特點：

①ＣＰＬＤ更適合完成各種算法和組合邏輯，ＦＰＧＡ更適合于完成時序邏輯。換句話說，ＦＰＧＡ更適合于觸發(fā)器豐富的結(jié)構(gòu)，而ＣＰＬＤ更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。

②ＣＰＬＤ的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預測的，而ＦＰＧＡ的分段式布線結(jié)構(gòu)決定了其延遲的不可預測性。

③在編程上ＦＰＧＡ比ＣＰＬＤ具有更大的靈活性。ＣＰＬＤ通過修改具有固定內(nèi)連電路的邏輯功能來編程，ＦＰＧＡ主要通過改變內(nèi)部連線的布線來編程;ＦＰＧＡ可在邏輯門下編程，而ＣＰＬＤ是在邏輯塊下編程。

④ＦＰＧＡ的集成度比ＣＰＬＤ高，具有更復雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。

⑤ＣＰＬＤ比ＦＰＧＡ使用起來更方便。ＣＰＬＤ的編程采用Ｅ2ＰＲＯＭ或ＦＡＳＴＦＬＡＳＨ技術(shù)，無需外部存儲器芯片，使用簡單。而ＦＰＧＡ的編程信息需存放在外部存儲器上，使用方法復雜。

⑥ＣＰＬＤ的速度比ＦＰＧＡ快，并且具有較大的時間可預測性。這是由于ＦＰＧＡ是門級編程，并且ＣＬＢ之間采用分布式互聯(lián)，而ＣＰＬＤ是邏輯塊級編程，并且其邏輯塊之間的互聯(lián)是集總式的。

⑦在編程方式上，ＣＰＬＤ主要是基于Ｅ2ＰＲＯＭ或ＦＬＡＳＨ存儲器編程，編程次數(shù)可達1萬次，優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。ＣＰＬＤ又可分為在編程器上編程和在系統(tǒng)編程兩類。ＦＰＧＡ大部分是基于ＳＲＡＭ編程，編程信息在系統(tǒng)斷電時丟失，每次上電時，需從器件外部將編程數(shù)據(jù)重新寫入ＳＲＡＭ中。其優(yōu)點是可以編程任意次，可在工作中快速編程，從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。

⑧ＣＰＬＤ保密性好，ＦＰＧＡ保密性差。

⑨一般情況下，ＣＰＬＤ的功耗要比ＦＰＧＡ大，且集成度越高越明顯。

隨著復雜可編程邏輯器件（CPLD）密度的提高，數(shù)字器件設計人員在進行大型設計時，既靈活又容易，而且產(chǎn)品可以很快進入市場。許多設計人員已經(jīng)感受到CPLD容易使用、時序可預測和速度高等優(yōu)點，然而，在過去由于受到CPLD密度的限制，他們只好轉(zhuǎn)向FPGA和ASIC。現(xiàn)在，設計人員可以體會到密度高達數(shù)十萬門的CPLD所帶來的好處。

CPLD結(jié)構(gòu)在一個邏輯路徑上采用1至16個乘積項，因而大型復雜設計的運行速度可以預測。因此，原有設計的運行可以預測，也很可靠，而且修改設計也很容易。CPLD在本質(zhì)上很靈活、時序簡單、路由性能極好，用戶可以改變他們的設計同時保持引腳輸出不變。與FPGA相比，CPLD的I/O更多，尺寸更小。

如今，通信系統(tǒng)使用很多標準，必須根據(jù)客戶的需要配置設備以支持不同的標準。CPLD可讓設備做出相應的調(diào)整以支持多種協(xié)議，并隨著標準和協(xié)議的演變而改變功能。這為系統(tǒng)設計人員帶來很大的方便，因為在標準尚未完全成熟之前他們就可以著手進行硬件設計，然后再修改代碼以滿足最終標準的要求。CPLD的速度和延遲特性比純軟件方案更好，它的NRE費用低於ASIC，更靈活，產(chǎn)品也可以更快入市。CPLD可編程方案的優(yōu)點如下：

●邏輯和存儲器資源豐富（Cypress Delta39K200的RAM超過480 Kb）

●帶冗余路由資源的靈活時序模型

●改變引腳輸出很靈活

●可以裝在系統(tǒng)上后重新編程

●I/O數(shù)目多

●具有可保證性能的集成存儲器控制邏輯

●提供單片CPLD和可編程PHY方案

由于有這些優(yōu)點，設計建模成本低，可在設計過程的任一階段添加設計或改變引腳輸出，可以很快上市

CPLD的結(jié)構(gòu)

CPLD是屬於粗粒結(jié)構(gòu)的可編程邏輯器件。它具有豐富的邏輯資源（即邏輯門與寄存器的比例高）和高度靈活的路由資源。CPLD的路由是連接在一起的，而FPGA的路由是分割開的。FPGA可能更靈活，但包括很多跳線，因此速度較CPLD慢。

CPLD以群陣列（array of clusters）的形式排列，由水平和垂直路由通道連接起來。這些路由通道把信號送到器件的引腳上或者傳進來，并且把CPLD內(nèi)部的邏輯群連接起來。CPLD之所以稱作粗粒，是因為，與路由數(shù)量相比，邏輯群要大得到。CPLD的邏輯群比FPGA的基本單元大得多，因此FPGA是細粒的。

CPLD的功能塊

CPLD最基本的單元是宏單元。一個宏單元包含一個寄存器（使用多達16個乘積項作為其輸入）及其它有用特性。

因為每個宏單元用了16個乘積項，因此設計人員可部署大量的組合邏輯而不用增加額外的路徑。這就是為何CPLD被認為是“邏輯豐富”型的。

宏單元以邏輯模塊的形式排列（LB），每個邏輯模塊由16個宏單元組成。宏單元執(zhí)行一個AND操作，然后一個OR操作以實現(xiàn)組合邏輯。

每個邏輯群有8個邏輯模塊，所有邏輯群都連接到同一個可編程互聯(lián)矩陣。

每個群還包含兩個單端口邏輯群存儲器模塊和一個多端口通道存儲器模塊。前者每模塊有8，192b存儲器，后者包含4，096b專用通信存儲器且可配置為單端口、多端口或帶專用控制邏輯的FIFO。

CPLD有什麼好處？

I/O數(shù)量多

CPLD的好處之一是在給定的器件密度上可提供更多的I/O數(shù)，有時甚至高達70%。

時序模型簡單

CPLD優(yōu)于其它可編程結(jié)構(gòu)之處在于它具有簡單且可預測的時序模型。這種簡單的時序模型主要應歸功于CPLD的粗粒度特性。

CPLD可在給定的時間內(nèi)提供較寬的相等狀態(tài)，而與路由無關(guān)。這一能力是設計成功的關(guān)鍵，不但可加速初始設計工作，而且可加快設計調(diào)試過程。

粗粒CPLD結(jié)構(gòu)的優(yōu)點

CPLD是粗粒結(jié)構(gòu)，這意味著進出器件的路徑經(jīng)過較少的開關(guān)，相應地延遲也小。因此，與等效的FPGA相比，CPLD可工作在更高的頻率，具有更好的性能。

CPLD的另一個好處是其軟件編譯快，因為其易于路由的結(jié)構(gòu)使得布放設計任務更加容易執(zhí)行。

細粒FPGA結(jié)構(gòu)的優(yōu)點

FPGA是細粒結(jié)構(gòu)，這意味著每個單元間存在細粒延遲。如果將少量的邏輯緊密排列在一起，F(xiàn)PGA的速度相當快。然而，隨著設計密度的增加，信號不得不通過許多開關(guān)，路由延遲也快速增加，從而削弱了整體性能。CPLD的粗粒結(jié)構(gòu)卻能很好地適應這一設計布局的改變。

靈活的輸出引腳

CPLD的粗粒結(jié)構(gòu)和時序特性可預測，因此設計人員在設計流程的后期仍可以改變輸出引腳，而時序仍保持不變。

新的CPLD封裝

CPLD有多種密度和封裝類型，包括單芯片自引導方案。自引導方案在單個封裝內(nèi)集成了FLASH存儲器和CPLD無須外部引導單元，從而可降低設計復雜性并節(jié)省板空間。在給定的封裝尺寸內(nèi)，有更高的器件密度共享引腳輸出。這就為設計人員提供了“放大”設計的便利，而無須更改板上的引腳輸出。

FPGA是一種高密度的可編程邏輯器件，自從Xilinx公司1985年推出第一片F(xiàn)PGA以來，F(xiàn)PGA的集成密度和性能提高很快，其集成密度最高達500萬門/片以上，系統(tǒng)性能可達200MHz。由于FPGA器件集成度高，方便易用，開發(fā)和上市周期短，在數(shù)字設計和電子生產(chǎn)中得到迅速普及和應用，并一度在高密度的可編程邏輯器件領(lǐng)域中獨占鰲頭。

CPLD是由 GAL發(fā)展起來的 ，其主體結(jié)構(gòu)仍是與或陣列 ，自從 90年代初 Lattice公司高性能的具有在系統(tǒng)可編程ISP（In System Programmable）功能的 CPLD以來 ，CPLD發(fā)展迅速。具有 ISP功能的 CPLD器件由于具有同 FPGA器件相似的集成度和易用性 ，在速度上還有一定的優(yōu)勢 ，使其在可編程邏輯器件技術(shù)的競爭中與 FPGA并駕齊驅(qū) ，成為兩支領(lǐng)導可編程器件技術(shù)發(fā)展的力量之一。

結(jié)構(gòu)

FPGA器件在結(jié)構(gòu)上 ，由邏輯功能塊排列為陣列 ，并由可編程的內(nèi)部連線連接這些功能塊來

實現(xiàn)一定的邏輯功能

CPLD是將多個可編程陣列邏輯 （PAL）器件集成到一個芯片 ，具有類似 PAL的結(jié)構(gòu)。一般情況下CPLD器件中至少包含三種結(jié)構(gòu) ：可編程邏輯功能塊 （FB）;可編程 I/ O單元 ;可編程內(nèi)部連線集成度

FPGA可以達到比 CPLD更高的集成度 ，同時也具有更復雜的布線結(jié)構(gòu)和邏輯實現(xiàn)適合結(jié)構(gòu)

FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu) ，而 CPLD更適合于觸發(fā)器有限而積項豐富的結(jié)構(gòu)編程

CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程 ，F(xiàn)PGA主要通過改變內(nèi)部連線的布線來編程 ;FPGA可在邏輯門下編程 ，而 CPLD是在邏輯塊下編程 ，在編程上 FPGA比 CPLD具有更大的靈活性

功率消耗

CPLD的缺點比較突出。一般情況下 ，CPLD功耗要比 FPGA大 ，且集成度越高越明顯

速度

CPLD優(yōu)于 FPGA。由于 FPGA是門級編程 ，且 CLB之間是采用分布式互連 ;而 CPLD是邏輯塊級編程 ，且其邏輯塊互連是集總式的。因此 ，CPLD比 FPGA有較高的速度和較大的時間可預測性 ，產(chǎn)品可以給出引腿到引腿的最大延遲時間

編程方式

目前的 CPLD主要是基于E2 PROM或 FLASH存儲器編程 ，編程次數(shù)達 1萬次。其優(yōu)點是在系統(tǒng)斷電后 ，編程信息不丟失。CPLD又可分為在編程器上編程和在系統(tǒng)編程 （ISP） CPLD兩種。 ISP器件的優(yōu)點是不需要編程器 ，可先將器件裝焊于印制板 ，再經(jīng)過編程電纜進行編程，編程、調(diào)試和維護都很方便

FPGA大部分是基于 SRAM編程 ，其缺點是編程數(shù)據(jù)信息在系統(tǒng)斷電時丟失 ，每次上電時 ，需從器件的外部存儲器或計算機中將編程數(shù)據(jù)寫入 SRAM中。其優(yōu)點是可進行任意次數(shù)的編程，并可在工作中快速編程 ，實現(xiàn)板級和系統(tǒng)級的動態(tài)配置 ，因此可稱為在線重配置 （ICR:In CircuitReconfigurable）的 PLD或可重配置硬件（RHP:Reconfigurable Hardware Product）。