在大多數(shù)情況下，硬件調(diào)試設(shè)施并不是與構(gòu)成SoC的硬件IP核心一起提供的。相反，硬件調(diào)試設(shè)施通常疊加到現(xiàn)有的SoC設(shè)計(jì)上。造成這種差異的原因有很多。首先，與軟件調(diào)試不同，硬件要求的底層功能具有多樣化特點(diǎn)，通常只有在SoC組裝時(shí)才能得到全面了解。此外，每種新的SoC通常要求不同的調(diào)試基礎(chǔ)設(shè)施。最后，作為新興領(lǐng)域，硬件調(diào)試的標(biāo)準(zhǔn)化程度不高，生態(tài)系統(tǒng)建設(shè)不夠。因此，硬件調(diào)試設(shè)施通常被留給各個(gè)設(shè)計(jì)人員，這些設(shè)計(jì)人員會(huì)創(chuàng)建針對(duì)不同功能領(lǐng)域的特定調(diào)試特性。在大型機(jī)構(gòu)中，通常會(huì)開發(fā)擁有內(nèi)部支持的工具和結(jié)構(gòu)。但是，隨著SoC的復(fù)雜程度不斷提高，創(chuàng)建高效硬件調(diào)試設(shè)施的復(fù)雜程度也在不斷提高，內(nèi)部開發(fā)工作難以為繼。

　　作為替代方案，測試和測量廠商可以提供完整的設(shè)計(jì)工具、IP庫和工作流程，創(chuàng)建硬件調(diào)試設(shè)施。圖2所示的設(shè)置稱為Tektronix Clarus Post-Silicon Validation Suite，這一驗(yàn)證套件由多種可以重復(fù)配置的嵌入式儀器組成，這些儀器可以連接起來，分布在整個(gè)SoC中，創(chuàng)建滿足特定功能要求的調(diào)試基礎(chǔ)設(shè)施。 Implementer工具可以在RTL級(jí)（Vreilog、System Verilog和VHDL）把硬件設(shè)計(jì)中任何層級(jí)的任何信號(hào)儀器化。Analyzer通過JTAG或以太網(wǎng)連接，配置和控制嵌入式儀器。最后，Investigator把嵌入式儀器收集的數(shù)據(jù)向回映射到原始RTL（在仿真環(huán)境中），實(shí)現(xiàn)更復(fù)雜的調(diào)試。

　　圖2： Clarus Post-Silicon Vlidtion Suite套件的結(jié)構(gòu)。

　　嵌入式儀器被應(yīng)用到SOC中，提供調(diào)試基礎(chǔ)設(shè)施，如圖3所示。其中一個(gè)重要方面是能夠在調(diào)試過程中重新配置儀器，針對(duì)SoC不同領(lǐng)域中的各種信號(hào)和場景。基本儀器稱為捕獲站，其獨(dú)立管理觀測數(shù)據(jù)的選擇、壓縮、處理和存儲(chǔ)。多臺(tái)捕獲站通常一起使用，為某個(gè)SoC創(chuàng)建特定設(shè)計(jì)基礎(chǔ)設(shè)施。在插入過程中，捕獲站配置一系列關(guān)心的潛在信號(hào)、最高同時(shí)觀測數(shù)量以及最大RAM容量。捕獲站一般被分配給特定時(shí)鐘域，同時(shí)捕獲觀測數(shù)據(jù)。Analyzer從每個(gè)捕獲站中收集數(shù)據(jù)，顛倒壓縮算法，把每個(gè)站中捕獲的數(shù)據(jù)對(duì)準(zhǔn)，在所有捕獲站中生成時(shí)間相關(guān)的視圖。

　　圖3： 硬件調(diào)試基礎(chǔ)設(shè)施。

　　本例中使用的SoC有四個(gè)捕獲站：一個(gè)位于處理器時(shí)鐘域，標(biāo)為1號(hào)捕獲站（60MHz），針對(duì)362個(gè)信號(hào)；一個(gè)位于RX以太網(wǎng)域，標(biāo)為2號(hào)捕獲站 （25MHz），針對(duì)17個(gè)信號(hào)；一個(gè)位于TX以太網(wǎng)域，標(biāo)為3號(hào)捕獲站（25MHz），針對(duì)17個(gè)信號(hào)；最后一個(gè)位于閃存時(shí)鐘域，標(biāo)為4號(hào)捕獲站 （33MHz），針對(duì)178個(gè)信號(hào)。每個(gè)捕獲站都并行運(yùn)行，能夠選擇性地觀測任意信號(hào)組合。Analyzer工具的最終輸出是一個(gè)表示實(shí)際硅片器件中時(shí)鐘周期準(zhǔn)確信號(hào)事務(wù)的波形，如圖4所示。

　　圖4： SoC波形實(shí)例。