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DDR布線在PCB設計中占有舉足輕重的地位，設計成功的關鍵就是要保證系統有充足的時序裕量。要保證系統的時序，線長匹配又是一個重要的環節。我們來回顧一下，DDR布線，線長匹配的基本原則是：地址，控制/命令信號與時鐘做等長。數據信號與DQS做等長。為啥要做等長？大家會說是要讓同組信號同時到達接收端，好讓接收芯片能夠同時處理這些信號。那么，時鐘信號和地址同時到達接收端，波形的對應關系是什么樣的呢？我們通過仿真來看一下具體波形。
建立如下通道，分別模擬DDR3的地址信號與時鐘信號。
圖1 地址/時鐘仿真示意圖
為方便計算，我們假設DDR的時鐘頻率為500MHz，這樣對應的地址信號的速率就應該是500Mbps，這里大家應該明白，雖然DDR是雙倍速率，但對于地址/控制信號來說，依然是單倍速率的。下面來看看波形，在地址與時鐘完全等長的情況下，地址與數據端的接收波形如下圖2，紅色代表地址信號，綠色代表時鐘信號。
圖2 時鐘信號與地址信號波形
建立如下通道，分別模擬DDR3的地址信號與時鐘信號。
圖1 地址/時鐘仿真示意圖
為方便計算，我們假設DDR的時鐘頻率為500MHz，這樣對應的地址信號的速率就應該是500Mbps，這里大家應該明白，雖然DDR是雙倍速率，但對于地址/控制信號來說，依然是單倍速率的。下面來看看波形，在地址與時鐘完全等長的情況下，地址與數據端的接收波形如下圖2，紅色代表地址信號，綠色代表時鐘信號。
圖2 時鐘信號與地址信號波形
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