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Synplify?Pro?8.1半導體設計及驗證軟件供應商Synplicity公司近日對其可編程邏輯器件(PLD)綜合軟件Synplify?Pro?8.1進行了改進。Synplify?Pro軟件支持Verilog-2001標準以及新器件及新操作系統(OS)。最新版本的Synplify?Pro軟件提高了若干項QoR(最終結果質量)，以及增效定時引擎及自動寄存器重新定時功能的增強，能夠提高設計人員的產出率，并且性能更佳。
業界領先的基于FPGA的ASIC原型驗證綜合工具，通過提供諸如團隊設計、自動re-timing、快速的編譯以及額外的特性來優化設計結果。除了具有B.E.S.T.引擎外，Synplify?pro又加入了D.S.T.(Direct?Synthesis?Technology),SCOPE(Synthesis?Constraint?Optimization?Environment),STAMP和多點優化等技術來滿足設計者的需求。Synplify?pro提供了和布局布線工具之間的native-link接口來完成Push-Button的流程，使用戶只需要點擊就可以完成所有的綜合和布局布線的工作。基于Synplicety公司的B.E.S.T.引擎，Synplify?Pro可以輕松綜合數百萬門的設計而不需要分割。
業界領先的基于FPGA的ASIC原型驗證綜合工具，通過提供諸如團隊設計、自動re-timing、快速的編譯以及額外的特性來優化設計結果。除了具有B.E.S.T.引擎外，Synplify?pro又加入了D.S.T.(Direct?Synthesis?Technology),SCOPE(Synthesis?Constraint?Optimization?Environment),STAMP和多點優化等技術來滿足設計者的需求。Synplify?pro提供了和布局布線工具之間的native-link接口來完成Push-Button的流程，使用戶只需要點擊就可以完成所有的綜合和布局布線的工作。基于Synplicety公司的B.E.S.T.引擎，Synplify?Pro可以輕松綜合數百萬門的設計而不需要分割。
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