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提出一種基于CPLD的多次重觸發存儲測試系統設計方案，詳細介紹系統硬件設計以及CPLD內部控制原理，并對CPLD控制電路仿真。該系統體積小、功耗低，能夠實時記錄多次重觸發信號，每次信號記錄均有負延遲，讀取出數據時，無需程序調整，即可準確復現記錄波形，因此重觸發技術在存儲測試系統中的應用具有重要意義。
- Abstract:
- ?This paper provides the design of multiple re－trigger memory test system based on CPLD，and introduces the system hardware design and the CPLD control principle.The CPLD control circuit is performed the wave simulation.This system features smaller size and lower power consumption，and it is able to repeatedly measure re－trigger signals in real－time.The record of each signal has a negative delay.Without adjusting procedures，the system design accurately records complex waveform.This design has important significance to the application of re－trigger technology in memory test system.
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