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在設計數字模擬混合信號線路的時候，工程師需要對數字部分的邏輯關系和模擬部分的模擬量進行測試，從而分析數字邏輯關系和模擬量。傳統的方法是利用示波器或者邏輯分析儀來測試，普通示波器同時只能測試一兩路信號，這對于分析系統邏輯關系是不夠的，而邏輯分析儀可以同時進行多路的數字信號分析，但是其價格昂貴。為解決這個問題，筆者設計了這個裝置，通過友好的圖形界面及圖形化編程語言控制儀器的運行，完成對被測試量韻采集、分析、判斷、顯示、存儲及數據生成。該系統可以作為數字模擬混合電路測試和驗證的工具，用來觀察時序波形、數字電路功能驗證和模擬量的測試。該裝置成本低廉，儀器的通用性強，在普通邏輯分析儀中占很大比重的控制、顯示、指示等功能由PC完成。從而使該系統具有高性能、低成本、簡便的使用和擴展功能簡單等優勢。
FPGA(Field Programmable Gate Array)現場可編程門陣列含有大量的邏輯資源，可以實現大規模的時序和組合邏輯應用。而且具有編程靈活、上市時間短和可重復編程等特點。在本設計中應用FPGA要優于使用ASIC。
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