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本文在綜合分析基于GPS的標(biāo)準(zhǔn)定時系統(tǒng)應(yīng)具備的主要功能和FPGA特點(diǎn)的基礎(chǔ)上，提出了一種基于GPS的標(biāo)準(zhǔn)定時系統(tǒng)設(shè)計方案，實現(xiàn)了高精度時間信號和時、分、秒同步脈沖的輸出，時間信息的顯示等功能。FPGA作為系統(tǒng)核心提高了數(shù)據(jù)的處理速度和同步精度。
??? 本設(shè)計采用FPGA作為GPS同步時鐘裝置的控制和數(shù)據(jù)處理核心，取代目前應(yīng)用較多的以單片機(jī)為核心的控制和數(shù)據(jù)處理單元，在減小系統(tǒng)體積、降低開發(fā)和維護(hù)成本以及提高系統(tǒng)穩(wěn)定性的同時，通過對設(shè)計的優(yōu)化，加快了數(shù)據(jù)的處理速度，提高了同步精度，并實現(xiàn)了秒脈沖在GPS失步時的平滑切換，有著重要的應(yīng)用價值。同時，基于FPGA的設(shè)計也使系統(tǒng)實現(xiàn)了小型化的目標(biāo)，提高了系統(tǒng)穩(wěn)定性，并使維護(hù)和升級更加方便。
通過時序仿真和分析驗證，基于FPGA的設(shè)計方案完全能夠滿足GPS同步時鐘對于較高的同步精度的要求。FPGA芯片總的邏輯單元占用情況為系統(tǒng)升級預(yù)留了較多的資源。以此設(shè)計作為平臺，根據(jù)不同的應(yīng)用要求，可以方便地擴(kuò)展出不同的功能單元，比如網(wǎng)絡(luò)授時接口、IRIG-B編碼輸出等更多形式的輸出模塊。
??? 本設(shè)計采用FPGA作為GPS同步時鐘裝置的控制和數(shù)據(jù)處理核心，取代目前應(yīng)用較多的以單片機(jī)為核心的控制和數(shù)據(jù)處理單元，在減小系統(tǒng)體積、降低開發(fā)和維護(hù)成本以及提高系統(tǒng)穩(wěn)定性的同時，通過對設(shè)計的優(yōu)化，加快了數(shù)據(jù)的處理速度，提高了同步精度，并實現(xiàn)了秒脈沖在GPS失步時的平滑切換，有著重要的應(yīng)用價值。同時，基于FPGA的設(shè)計也使系統(tǒng)實現(xiàn)了小型化的目標(biāo)，提高了系統(tǒng)穩(wěn)定性，并使維護(hù)和升級更加方便。
通過時序仿真和分析驗證，基于FPGA的設(shè)計方案完全能夠滿足GPS同步時鐘對于較高的同步精度的要求。FPGA芯片總的邏輯單元占用情況為系統(tǒng)升級預(yù)留了較多的資源。以此設(shè)計作為平臺，根據(jù)不同的應(yīng)用要求，可以方便地擴(kuò)展出不同的功能單元，比如網(wǎng)絡(luò)授時接口、IRIG-B編碼輸出等更多形式的輸出模塊。
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