隨著新型SoC（片上系統(tǒng)）設(shè)計(jì)的成本和復(fù)雜性的不斷提高，現(xiàn)場(chǎng)可編程門陣列（FPGA）原型技術(shù)正日益成為SoC新項(xiàng)目的重要組成部分，甚至是至關(guān)重要的組成部分。通過提供一種更快到達(dá)硬件的方法，F(xiàn)PGA原型設(shè)計(jì)允許硬件驗(yàn)證和軟件工作更早地開始，在第一個(gè)硅之前，有效地流水線設(shè)計(jì)過程。現(xiàn)代可重新編程的FPGA是靈活多樣的計(jì)算和原型平臺(tái)-易于重新配置開發(fā)系統(tǒng)以測(cè)試總體設(shè)計(jì)中的連續(xù)過程，這為開發(fā)人員提供了一個(gè)主要優(yōu)勢(shì)，并在承諾生產(chǎn)成本高昂的ASIC之前對(duì)設(shè)計(jì)充滿信心。在FPGA中的原型設(shè)計(jì)也允許調(diào)試和可觀察性技術(shù)，否則將不可用，例如直接在FPGA結(jié)構(gòu)中插入信號(hào)探針。然而，通過將SOC實(shí)現(xiàn)到FPGA中實(shí)現(xiàn)原型，確實(shí)存在一些需要考慮的獨(dú)特挑戰(zhàn)。在將SOC設(shè)計(jì)映射到FPGA上時(shí)，底層的FPGA架構(gòu)和資源提供了限制和可能性。

　　在FPGA中，幾乎不可能達(dá)到所實(shí)現(xiàn)的IP在硅中的預(yù)期速度。由于各種因素（如插針多路復(fù)用），多FPGA設(shè)計(jì)中的最大頻率傳統(tǒng)上被限制在遠(yuǎn)低于FPGA結(jié)構(gòu)限制的速度。

　　在過去，由于ARM內(nèi)核更小，系統(tǒng)也不那么復(fù)雜，通常可以將整個(gè)系統(tǒng)安裝到單個(gè)FPGA上。目前，即使考慮到現(xiàn)代FPGA平臺(tái)上可用的容量和各種資源的大幅增加，以及當(dāng)前對(duì)更強(qiáng)大的應(yīng)用處理器和更大的ASSP的需求，構(gòu)成一個(gè)系統(tǒng)的所有構(gòu)建塊可能并不總是適合于一個(gè)FPGA，即使在商業(yè)上使用最大的FPGA也是如此。書寫時(shí)貼上標(biāo)簽。因此，有時(shí)有必要將設(shè)計(jì)分解成更小的塊，并將它們安裝到幾個(gè)連接的FPGA中。這就提出了如何在多個(gè)FPGA上對(duì)系統(tǒng)或設(shè)計(jì)進(jìn)行最佳分區(qū)的附加問題。

　　在本白皮書中，我們討論了ARMCortex（使用FPGA平臺(tái)的類處理器）原型設(shè)計(jì)時(shí)遇到的常見問題。我們展示了如何將ARM處理器IP應(yīng)用于FPGA中的實(shí)現(xiàn)，并給出了如何在多個(gè)FPGA中對(duì)系統(tǒng)進(jìn)行分區(qū)的指導(dǎo)原則。FPGA平臺(tái)、板和工具因供應(yīng)商和版本而異。對(duì)于這些文件和支持，建議直接聯(lián)系相關(guān)供應(yīng)商。