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本項目的目的是設(shè)計異步串口收發(fā)器解決收、發(fā)兩端時鐘不同步的問題。異步通信是以一個字符為傳輸單位，通信中兩個字符間的時間間隔是不固定的，然而在同一個字符中的兩個相鄰位代碼間的時間間隔是固定的。串口通信是串口用于ASCII碼字符的傳輸。其中，最重要的參數(shù)是波特率、數(shù)據(jù)位、停止位和奇偶校驗。
設(shè)計基于異步串口通信原理的發(fā)送機與接收機。采用了“自頂向下”和“模塊化”設(shè)計原理，先設(shè)計頂層原理，再分別設(shè)計分頻、發(fā)送、接收模塊。通過本次實驗，學(xué)習(xí)了Quartus軟件基本使用，Verilog HDL語言編寫、SignalTap Logic Analzyer使用，體會了FPGA的基本設(shè)計過程。
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