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任何一個嵌入式系統級的設計都離不開中斷，對于擁有雙cotex-A9 的Zynq來說也一樣。Zynq 的中斷設計由ARM 與GIC pl390 中斷控制器組成，用于接收IOP（I/Operipherals）與PL 的信號。如下圖所示，CPU 中的中斷分為PPIs（private peripheral interrupts），SGIs（software generated interrupts） 與SPIs（shared peripheral interrupts） 其中， 通過寫GIC（generic interrupt controller） 的寄存器來產生SGIs。從Xilinx 給出的ug585 手冊中可以清晰的看出GIC 與PPIs，SCIs，SPIs的關系。GIC 可以管理從PS與PL 部分產生的中斷，并且對其使能， 優先級等作出設置， 與普通ARM 相同，所有的中斷都會賦予一個中斷ID ，用作CPU 的相應。
對于SPIs 來說，其中斷源也可以從任意子系統PS中的IOP 或者PL 部分的信號產生。下圖為中斷控制器的框圖，更能夠體現出PPIs，SPIs，SGIs的關系，中斷響應后會從與之對應的CPU 接口進行處理。
下面就分別來說說這三種中斷，對于SGIs 來說，每一個CPU 核可以通過SGIs 來響應自己的，其他的或者兩個CPU 核的中斷，通過寫ICDSGIR 控制器來控制SGIs，ICDICFR0是控制SGIs 優先級及觸發條件的寄存器，這是一個只讀寄存器，由此我們可以看出SGIs的觸發條件是上升沿，不可以進行更改。
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