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盡量用硬核，比如硬件乘法器，這個應(yīng)該都知道。
結(jié)構(gòu)上的pipeline，簡言之就是“拆“，最極端的情形是拆到源和目的Reg間只有基本的組合邏輯門，比如說~a & b之類。..；當然FPGA里實際不必這樣，打個比方，兩個xbit的數(shù)據(jù)做比較，若芯片內(nèi)是4輸入LUT，若有pipeline的必要，那么流水級最多用［log4（x）］+1就夠了。
系統(tǒng)上的流水，也就是打拍，副作用是帶來latency；這是最常見的方式之一，但有的情形下不允許。
異步， 劃分不同時鐘域；比如說系統(tǒng)主體可以工作在100M-，特定的子系統(tǒng)要求必須工作在300M+，那么可以將特定模塊劃分到不同的時鐘域里；但異步時鐘域不宜太多。
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