如何保證RTL設計與綜合后網表的一致性
文章簡介：在超大規模數字集成電路的設計中，我們使用邏輯綜合工具來完成從RTL設計到門級網表的轉化。我們希望它綜合出的門級網表與我們的RTL設計在邏輯和時序上完全一致。但是某些書寫風格和設計思路卻會造成兩者不一致的情況，降低我們的工作效率。本文列舉了三種RTL設計與綜合后網表不一致的情況，并給出了解決方法．我們以Design Compiler為例，來說明設計RTL時應該注意的問題。在仿真和調試時，我們使用了NC-Verilog和Debussy。

1.不完整的敏感量列表
在下面的例子中，有一個always語句，

它描述了一個或門，其中它的敏感量列表包含IN1和IN2。
///////////////////////////////////////////
module OR_GATE_A (OUT_A, IN1, IN2);
output OUT_A;
input IN1, IN2;
reg OUT_A;
always @(IN1 or IN2)
OUT_A = IN1 | IN2;
endmodule
/////////////////////////////////////////////////////////////////////////////
再看下面的例子，敏感量列表只包含IN1。
/////////////////////////////////////////////////////////////////////////////
module OR_GATE_B (OUT_B, IN1, IN2);
output OUT_B;
input IN1, IN2;
reg OUT_B;
always @(IN1)
OUT_B = IN1 | IN2;
endmodule
/////////////////////////////////////////////////////////////////////////////
這兩個例子有什么不同呢？我們看下面的波形：