Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數字系統建模。被建模的數字系統對象的復雜性可以介于簡單的門和完整的電子數字系統之間。數字系統能夠按層次描述，并可在相同描述中顯式地進行時序建模。Verilog HDL 語言具有下述描述能力：設計的行為特性、設計的數據流特性、設計的結構組成以及包含響應監控和設計驗證方面的時延和波形產生機制。所有這些都使用同一種建模語言。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。Verilog HDL語言不僅定義了語法，而且對每個語法結構都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進行驗證。語言從C編程語言中繼承了多種操作符和結構。Verilog HDL提供了擴展的建模能力，其中許多擴展最初很難理解。但是，Verilog HDL語言的核心子集非常易于學習和使用，這對大多數建模應用來說已經足夠。當然，完整的硬件描述語言足以對從最復雜的芯片到完整的電子系統進行描述。

　　1.2概述

　　人類的計時器已有幾千年歷史。如今我們只需瞧一下鐘就能說出時間，我們把這看成是很自然的事。但在長達幾千年的時間里，根本就沒有任何測定時間的精確方法。人們通過太陽在天空中的位置，或者通過像日晷或沙漏這樣的裝置來判斷時間。在沙漏中，是通過沙子從一個雙頭玻璃容器中漏落下來來指示時間的。至今為止，在中國歷史上有留下記載的四代計時器分別為：日晷、沙漏、機械鐘、石英鐘。目前在中國市場上，大多數家庭使用的普通時鐘即為石英鐘。本設計采用可編程芯片和VHDL語言進行軟硬件設計，不但可使硬件大為簡化，而且穩定性也有明顯提高。由于可編程芯片的頻率精度可達到50 MHz，因而計時精度很高。

　　1.3本設計的任務和主要功能

　　基本要求：能夠正確顯示時、分、秒，并有校時、半點報時和整點報時功能。要求能在數碼管上面正確顯示。

　　在完成基本要求的基礎上，可進一步增加功能、提高性能，如增加鬧鈴功能。