為什么要繞等長？”這個問題在科學繞等長的第一篇文章中就已經介紹了，等長不是目的，等延時才是目的。我們之所以看見各種規則上描述的是等長5mil，或是50mil之類的條件，只是為了方便我們去理解和實際應用。 以我們最常見的DDR為例，通常大家在網上找到的各種規范中都要求數據信號控制組內5mil的誤差?？催^前面文章的同學應該都知道，這點等長的裕量和繞線方式、傳播速度差異這些相比不值一提。 面對我們設計上可能帶來的動輒幾十甚至幾百mil的誤差，我們的信號還能HOLD住嗎？ 口說無憑，直接上仿真看一下。 這次試驗的電路是一部分DDR走線，繞線的GAP間距不同于常見的3X而是設置為5X，走線同層，阻抗一致，盡量避免自耦合及傳播速度不同帶來的延時誤差。 試驗總共分為兩次： 實驗一 所有數據信號等長嚴格控制在5mil以內。 由于效（偷）率（懶）的關系，這次仿真沒有用常規的DDR的仿真流程，即先提取S參數，再用S參數搭建電路仿真。而是利用Sigrity的Speed2000快速進行一個時域的波形仿真。 仿真條件中電源和地都是理想的，模型隨便賦予，只需要保證前后兩次試驗一致即可，頻率設置為1600MHZ。 觀察第一次仿真結果，可以看見由于等長誤差非常小，波形基本重合。 整體波形及眼圖如下： 試驗二 對之前的PCB文件進行修改，調整了三根數據信號線的長度，使得其和組內其它走線的長度偏差分別為60mil、100mil、150mil。其中最大誤差達到了150mil這個是我們規則的30倍。 有沒有心虛，這么大的等長誤差怕是要挨打吧。 同樣的參數進行仿真，觀測仿真結果，可以明顯看到由于等長存在較大的誤差，波形有了一定的分離，不再重合： 整體波形和眼圖如下： 看的不是很明顯，我們再將前后兩個眼圖放在一起，做一個對比： 必須得承認，嚴格等長會有更好的一個整體信號質量。但并不意味著，等長出現一點偏差，這個系統就無法工作的情況。在我們的這個試驗中，誤差達到了150mil，但實際對比眼圖可以看見，有影響但影響并不大。 這也是為什么我們在前面說繞線或是傳播速度可能帶來幾十上百mil的長度誤差，卻依然被很多人忽視的原因。因為系統本身有足夠的裕量去hold住這些誤差帶來的影響。 既然系統有裕量，那是否意味著設計指標上可以隨心所欲，或者至少寬松一些？ 回答這個問題很難，因為每一個設計都不相同。這次仿真的條件比較理想，在這種情況下，我們可以接受幾十甚至幾百個MIL的長度誤差。但實際設計中，電源噪聲、信號線之間的串擾、容性負載、阻抗等等很多因素都會使得我們的信號質量一點點惡化。這個時候如果還因為等長消耗掉幾十個PS的裕量，就可能會使得系統岌岌可危。 因此大家有條件的情況下還是應該盡量做好等長，但沒必要去嚴苛死守這種呆板的規格，應該根據實際情況去靈活的運用。畢竟哪怕是芯片輸出也不能做到一組信號同時輸出，再者芯片內部的延時也不一定等長，這些都比5mil來的嚴重。 好了，介紹了并行總線，接下來再看串行總線。不同于DDR采用同組多個數據線傳輸，串行總線采用差分傳輸，有更快的傳輸速度。 對于差分最常見的規則是5mil的差分對內等長，但也不乏遇見一些奇怪的要求。比如“我的這個信號是PCIE3，要跑8G的，等長做到1mil?！? 是不是想反駁又不知道如何反駁，沒關系，馬上驗證。 在這次的實驗中，第一對差分線完全等長，N和P都是5000mil的長度，完美。另外一對差分線，則有5mil的長度誤差。 有沒有影響，看一下S參數就一清二楚： 可以看到，一直到50GHZ，有誤差和沒有誤差的差分對，從S參數上幾乎看不出區別。 當然這個不是說差分不需要對內等長，如果這個誤差達到100mil，在高頻段就出現了明顯的諧振： 所以對于高速差分來說，對內等長依然是要有的，只是5mil的誤差已經足夠，沒必要去追求1mil這么精確。 當然如果你的差分速度本身就不高，就不提485或者CAN之類的了，稍微高級一點，比如100M的網口，想想家里安裝寬帶的時候，安裝師傅要把網線剪斷制作水晶頭。那一剪刀下去的誤差豈止幾十個mil，你家就上不了網了嗎？ 等長適可而止。 相關閱讀： 本文轉載自： PCB設計與信號完整性仿真（作者：十四歲的十四 ） 免責聲明：本文為轉載文章，轉載此文目的在于傳遞更多信息，版權歸原作者所有。本文所用視頻、圖片、文字如涉及作品版權問題，請聯系小編進行處理。 (mbbeetchina)