簡介 本系列文章的第 1 部分至第 5 部分中，介紹了抑制傳導和輻射電磁干擾 (EMI) 的實用指南和示例，尤其是針對采用單片集成功率 MOSFET 的 DC/DC 轉(zhuǎn)換器解決方案進行了詳細介紹。在此基礎(chǔ)上，本文繼續(xù)探討使用控制器驅(qū)動分立式高、低側(cè)功率 MOSFET 對的 DC/DC 穩(wěn)壓器電路適用的 EMI 的抑制技術(shù)。使用控制器（例如圖 1 所示同步降壓穩(wěn)壓器電路中的控制器）的實現(xiàn)方案具有諸多優(yōu)點，包括能夠增強電流性能，改善散熱性能，以及提高設(shè)計選擇、元器件選型和所實現(xiàn)功能的靈活性。 然而，從 EMI 角度來看，采用分立式 FET 的控制器解決方案與采用集成 FET 的轉(zhuǎn)換器相比，更具挑戰(zhàn)性。主要有兩方面的考量因素。首先，在緊湊性方面，采用 MOSFET 和控制器的功率級的印刷電路板 (PCB) 布局比不上采用優(yōu)化引腳布局和內(nèi)部柵極驅(qū)動器的功率轉(zhuǎn)換器集成電路 (IC) 。其次，對于死區(qū)時間管理，在 MOSFET 開關(guān)時間在額定范圍的轉(zhuǎn)換器中通常更精確。因此，體二極管導通時間更短，從而能夠改善開關(guān)性能并降低與反向恢復相關(guān)的噪聲。 本文提供與采用 MOSFET 和控制器及半橋設(shè)計的多層 PCB 相關(guān)指南，以實現(xiàn)出色的 EMI 性能。當務(wù)之急是謹慎選擇功率級元器件和適合的 PCB 布局，最大程度地減小關(guān)鍵回路寄生電感。布局示例表明，可以在不犧牲效率或熱性能指標的情況下減少傳導電磁輻射。 迎接 EMI 相關(guān)挑戰(zhàn) 產(chǎn)生 EMI 的三個基本要素包括：電噪聲源、耦合路徑及受擾接收器。應(yīng)對其中一個或所有基本要素，可以實現(xiàn)干擾抑制，從而實現(xiàn)合電磁兼容性 (EMC)。在實踐中，可以采用多種技術(shù)中斷耦合路徑和/或強化可能的受擾電路，例如插入 EMI 濾波器來抑制傳導干擾，借助屏蔽來降低輻射干擾等。 對于與降壓穩(wěn)壓器的不連續(xù)輸入電流（或升壓穩(wěn)壓器的不連續(xù)輸出電流）相關(guān)的低頻 EMI 頻譜幅值，采用傳統(tǒng)的濾波器級進行處理相對容易。然而，與開關(guān)換向期間電壓和電流的尖銳邊緣相關(guān)的高 dv/dt 以及 di/dt 會產(chǎn)生諧波分量，從而導致出現(xiàn)更大的問題。高電流柵極驅(qū)動器（在電壓低于 100V 時，通常集成在控制器中）可以以極高的速度開關(guān)功率 MOSFET。傳統(tǒng)硅 FET 的轉(zhuǎn)換率通常大于 10V/ns和 1A/ns，基于氮化鎵 (GaN) 的器件轉(zhuǎn)換率可能更高。我對本文第 2 部分中梯形開關(guān)波形的時域特性與其頻譜成分之間的關(guān)系進行了研究，闡述了波形的最陡斜率決定高頻頻譜的漸近包絡(luò)，因此，采用降低 dv/dt 和 di/dt 的方法有助于降低產(chǎn)生 EMI 的可能性。 除了電壓和電流的尖銳邊沿之外，與開關(guān)波形相關(guān)的過沖/下沖及隨后產(chǎn)生的振鈴也非常棘手。圖 2 顯示了硬開關(guān)同步降壓穩(wěn)壓器的開關(guān)節(jié)點電壓波形。開關(guān)節(jié)點電壓振鈴頻率范圍為 50MHz 至 250MHz，具體取決于寄生功率回路電感的諧振 (LLOOP)及 MOSFET 輸出電容 (COSS)。此類高頻分量可以通過近場耦合傳播到輸出總線、周邊元器件或輸入電源線，并且難以通過傳統(tǒng)濾波衰減。同步 MOSFET 體二極管反向恢復存在類似的負面作用，當二極管恢復電流流入寄生回路電感時，振鈴電壓升高。 圖 3 的原理圖標出了降壓調(diào)節(jié)器電路 [6] 的關(guān)鍵高頻功率回路，代表了具有高轉(zhuǎn)換率電流的電路元件。可以對升壓、反相降壓-升壓、單端初級側(cè)電感轉(zhuǎn)換器 (SEPIC) 和其他拓撲進行類似檢查。最大限度縮減功率回路的面積至關(guān)重要，原因是該參數(shù)與寄生電感和相關(guān) H 場傳播成正比。主要設(shè)計目標是通過減小寄生電感最大程度提升寄生 LC 諧振電路的諧振頻率。由此，降低存儲的無功能量總值，減少開關(guān)節(jié)點電壓峰值過沖和振鈴。此外，達到臨界阻尼因子的等效電阻實際上更低，因此任何振鈴都會更早衰減 - 在高頻時的趨膚效應(yīng)增大回路的寄生電阻時更是如此。 圖 3 中，還顯示了導通和關(guān)斷期間高側(cè)和低側(cè) MOSFET 的柵極驅(qū)動器回路。務(wù)必遵從功率級布局期間的特殊注意事項（下文討論），確保功率回路、柵極回路和共源寄生電感都盡可能低。 實現(xiàn)低 EMI 的 PCB 布局設(shè)計 以下步驟總結(jié)了 DC/DC 穩(wěn)壓器中元器件位置和 PCB 布局的基本準則，以幫助盡可能降低噪聲和 EMI 信號。其中一些步驟類似于第 5 部分中針對采用集成 MOSFET 的基于轉(zhuǎn)換器的設(shè)計所介紹的步驟。在后續(xù)部分，我將提供 PCB 布局案例研究，探討如何優(yōu)化降壓穩(wěn)壓器 EMI 特性。 ● 布線及元器件排布 ● 將所有功率級元器件排布在 PCB 頂部。 — 避免將開關(guān)節(jié)點覆銅和電感放在底部，以免對 EMI 測試裝置的基準平面產(chǎn)生輻射。 ● 將 VCC 或 BIAS 的旁路電容放置于靠近各自引腳的位置。 — 在將 AGND 引腳與 GND 相連之前，首先電路中連入 CVCCCBIAS 電容。 ● 將臨近的自舉電容與控制器的 BOOT 和 SW 引腳相連接。 — 利用鄰近的接地覆銅屏蔽 CBST 電容和開關(guān)節(jié)點，降低共模噪聲。 ● GND 平面設(shè)計 ● 將 PCB 分層板中的第 2 層接地平面盡可能放在靠近頂層功率級元器件的位置，以消除 H 場、降低寄生電感及屏蔽噪聲。 ● 使用位于頂層與第二層接地平面之間的低 z 軸間距獲得最佳映像平面效果。 — 在 PCB 分層規(guī)范中將層間距指定為 6 mil。 ● 輸入和輸出電容 ● 放置降壓穩(wěn)壓器的 CIN，盡量減小將 CIN 連接到功率 MOSFET 所形成的回路面積。對于升壓穩(wěn)壓器和 SEPIC 穩(wěn)壓器的 COUT，同樣建議如此操作。 — 功率回路分類為橫向或縱向，具體取決于電容相對于 MOSFET 的放置位置。 ● CIN 和 COUT 的接地返回路徑應(yīng)由集中放置的頂層平面組成。 — 使用多個外部或內(nèi)部 GND 平面連接 DC 電流路徑。 使用外殼尺寸為 0402 或 0603 的低等效串聯(lián)電感 (ESL) 陶瓷電容，并放在 MOSFET 附近，以最大限度地減小功率回路寄生電感。 ● 電感和開關(guān)節(jié)點布局 ● 將電感放置在靠近 MOSFET 的位置。 — 盡量減小開關(guān)節(jié)點覆銅多邊形面積，從而盡量避免電容耦合及減小共模電流。覆銅區(qū)應(yīng)僅覆蓋電感焊盤并僅占用連接 MOSFET 端子所需的最小面積。 ● 使用鄰近的接地保護并通過屏蔽限制開關(guān)節(jié)點噪聲。 ● 檢查電感點位置，確保與開關(guān)節(jié)點相連的繞組末端位于繞組幾何結(jié)構(gòu)內(nèi)部的底部，由連接到 VOUT（降壓穩(wěn)壓器）或 VIN（升壓穩(wěn)壓器）的繞組的外層繞線提供屏蔽。 ● 選擇在封裝下方設(shè)有端子的電感。 — 避免使用可能產(chǎn)生天線輻射效應(yīng)的大型側(cè)壁式端子。 盡可能使用電場屏蔽電感。將屏蔽端子與 PCB 接地平面相連。 ● 柵極驅(qū)動器布線