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高速FPGA系統的信號完整性測試和分析

2076308 2010-01-02 | rar | 345 | 次下載 | 5積分

資料介紹

隨著FPGA器件的速度和容量日益提高，各種高速的并行和串行接口都廣泛應用在FPGA上，其中典型的高速串行總線速率超過1Gb/s，這為設計和應用人員提供了極大的靈活性，同時對于FPGA IO的測試和驗證也帶來了新的挑戰。本文針對FPGA中各種高速串行總線的信號，提供全面的信號完整性測試和分析方法。
關鍵詞：FPGA，高速串行信號, 信號完整性, 抖動，眼圖測試，采樣示波器
1. 引言
隨著FPGA的設計速度和容量的明顯增長，當前流行的FPGA芯片都提供高速總線，例如DDR內存總線，PCI-X總線、SPI總線；針對超高速的數據傳輸，FPGA通過集成SerDes提供高速串行IO，支持各種諸如PCI-E、GBE、XAUI等高速串行總線協議，為各種不同標準的高速傳輸提供極大的靈活性。典型的高速FPGA器件提供的每一條物理鏈路的速度從200Mbps到高達10Gbps，高速IO的測試和驗證更成為傳統專注于FPGA內部邏輯設計的設計人員面臨的巨大挑戰。這些挑戰使設計人員非常容易會把絕大部分設計周期時間放在調試和檢驗設計上。
為了加速對于FPGA中高速并行和串行總線的調試和驗證，它需要使用新的高速信號完整性測試工具和分析方法。本文根據當前FPGA的高速總線測試和分析，提供了最新的方法和工具。圖1是一個典型FPGA的提供的各種高速接口。對于這些速度從200M到高達10G的高速總線，信號完整性的測試和分析是保證設計成功的基礎和關鍵。