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      電子發燒友網>電子資料下載>電子論文>半導體技術論文>SystemVerilog中的隨機化激勵

      SystemVerilog中的隨機化激勵

      2009-12-14 | rar | 435 | 次下載 | 3積分

      資料介紹

      隨著集成電路的驗證工作日漸復雜，對驗證的可靠性提出了越來越高的要求。傳
      統的驗證工作中也使用隨機化激勵以便減輕測試代碼編寫的工作量，以提升驗證的可靠性。在SystemVerilog 更強調了利用隨機化激勵函數以提高驗證代碼的效率和驗證可靠性的重
      要性。本文以VMM 庫為例，闡述了如何在SystemVerilog 中使用隨機化函數來編寫高效率的測試代碼，重點介紹了可重用驗證函數庫的使用方法，以幫助讀者理解如何使用
      SystemVerilog 高效率地完成復雜的設計驗證。
      關鍵字：VMM SystemVerilog 激勵隨機化
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