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介紹了3DES 數(shù)據(jù)加密算法（DDA）的原理，針對(duì)利用FPGA 硬件實(shí)現(xiàn)3DES 算法，給出
了一種可進(jìn)化IP 核的具體設(shè)計(jì)思想，采用可重構(gòu)電路節(jié)省器件內(nèi)部資源，并采用有限狀態(tài)機(jī)設(shè)計(jì)技術(shù)從而實(shí)現(xiàn)數(shù)據(jù)高速安全傳輸。本設(shè)計(jì)是在ALTERA 公司的Quartus II 環(huán)境下實(shí)現(xiàn)的，并成功下載到支持電路部分重構(gòu)的Xilinx Virtex II 系列器件中的XC2V1500 芯片中。
關(guān)鍵詞 可進(jìn)化IP 核 3DES FPGA 有限狀態(tài)機(jī)
Abstract This paper introduces the theory of 3DES encrypt arithmetic, presents a detailed design idea of adaptive IP core Acording to using FPGA hardware to realize 3DES, adopt reconstituted circuit to save inner resource of chips, and adopt design method of finite-state machine(FSM),accordingly realize data transfer in a high speed and security way.This design realized in Quartus II condition of ALTERA Corporation,and successfully download to XC2V1500 chip.
Keywords adaptive IP core 3DES FPGA finite-state machine
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