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一種具有顯著優(yōu)點(diǎn)的光固化通道數(shù)字微流控芯片（pCDMF）開發(fā)

數(shù)字PCR（dPCR）是一種用于核酸絕對(duì)定量的強(qiáng)大技術(shù)，具有超高靈敏度。

2024-01-04 標(biāo)簽：HDL 微流控芯片 PCR 1206 0

芯片設(shè)計(jì)分為哪些步驟？為什么要分前端后端？前端后端是什么意思

芯片設(shè)計(jì)分為哪些步驟？為什么要分為前端后端？前端后端分別是什么意思？芯片設(shè)計(jì)分為前端和后端兩個(gè)主要步驟。前端設(shè)計(jì)由邏輯設(shè)計(jì)和驗(yàn)證組成，后端設(shè)計(jì)則包括物...

2023-12-07 標(biāo)簽：芯片設(shè)計(jì)HDL 4127 0

什么叫可編程邏輯器件可編程邏輯器件有哪些特征和優(yōu)勢(shì)？

可編程邏輯器件（Programmable Logic Device，PLD）是一類集成電路器件，可以根據(jù)用戶的需求進(jìn)行編程和配置，以實(shí)現(xiàn)特定的邏輯功能。...

2023-09-14 標(biāo)簽：集成電路 cpld PLD 3022 0

一枚使用ChatGPT設(shè)計(jì)的芯片?

“Chipchat”讓普通人可以設(shè)計(jì)芯片。

2023-06-19 標(biāo)簽：微處理器 HDL 人工智能 534 0

Vitis? Model Composer 2023.1現(xiàn)已更新

Vitis Model Composer 是一個(gè)基于模型的設(shè)計(jì)工具，不僅可在 MathWorks MATLAB 和 Simulink 環(huán)境中進(jìn)行快速設(shè)計(jì)...

2023-05-31 標(biāo)簽：HDL Simulink 模型 1991 0

在線學(xué)習(xí)SystemVerilog：移位寄存器

設(shè)計(jì)一個(gè)100bit的可左移或右移的移位寄存器，附帶同步置位和左移或右移的使能信號(hào)。本題中，移位寄存器在左移或右移時(shí)，不同于Problem106的補(bǔ)0和...

2022-12-09 標(biāo)簽：HDL 時(shí)序電路移位寄存器 2215 0

16nm技術(shù)的形式驗(yàn)證流程、優(yōu)勢(shì)和調(diào)試

必須優(yōu)化正式驗(yàn)證流程中的初始網(wǎng)表，因此測(cè)試設(shè)計(jì)需要額外的邏輯。在這里，我們提供16 nm節(jié)點(diǎn)的形式驗(yàn)證流程和調(diào)試技術(shù)。

2022-11-24 標(biāo)簽：HDL 代碼 1399 0

FPGA設(shè)計(jì)的經(jīng)驗(yàn)技巧和基本知識(shí)

反之，如果一個(gè)設(shè)計(jì)的時(shí)序要求很高，普通方法達(dá)不到設(shè)計(jì)頻率，那么可以通過數(shù)據(jù)流串并轉(zhuǎn)換，并行復(fù)制多個(gè)操作模塊，對(duì)整個(gè)設(shè)計(jì)采用“乒乓操作”和“串并轉(zhuǎn)換”的思...

2022-11-17 標(biāo)簽：fpga HDL 965 0

Verilog HDL高級(jí)數(shù)字設(shè)計(jì)

第一句話是：還沒學(xué)數(shù)電的先學(xué)數(shù)電。然后你可以選擇verilog或者VHDL，有C語言基礎(chǔ)的，建議選擇VHDL。因?yàn)関erilog太像C了，很容易混淆，最...

2022-11-03 標(biāo)簽：Verilog HDL 編譯器 3880 0

FPGA開發(fā)流程的物理含義和實(shí)現(xiàn)目標(biāo)

從圖1 FPGA開發(fā)流程中的主干線上分離出第一步設(shè)計(jì)輸入橫向環(huán)節(jié)，并做了進(jìn)一步的細(xì)節(jié)的處理，如圖2，從圖上看到，設(shè)計(jì)輸入方式有三種形式，有IP核、原理圖...

2022-09-20 標(biāo)簽：fpga ASIC設(shè)計(jì)HDL 1057 0

打開后的界面如下圖所示，全英文顯示。如果感覺自己的英文水平欠佳，可以使用谷歌瀏覽器打開該網(wǎng)頁，并選擇在線翻譯功能，翻譯的正確率還是很高的。

2022-09-19 標(biāo)簽：fpga Verilog HDL 1.1萬 0

使用Verilog/SystemVerilog硬件描述語言 (HDL) 練習(xí)數(shù)字硬件設(shè)計(jì)

給出了一個(gè)可以做16bit加法的模塊add16，實(shí)例化兩個(gè)add16以達(dá)到32bit加法的。

2022-09-15 標(biāo)簽：Verilog HDL 加法器 1835 0

基于硬件描述語言HDL的FPGA開發(fā)

基于硬件描述語言HDL，抽象出HLS（High-Level Synthesis)（翻譯為高層次綜合？怎么聽起來都沉得別扭）技術(shù)，通過高層設(shè)計(jì)去隱藏很多底...

2022-09-05 標(biāo)簽：fpga asic HDL 894 0

FPGA布線為什么會(huì)擁塞呢？如何解決呢

此類問題是FPGA設(shè)計(jì)實(shí)現(xiàn)中比較棘手的問題，Xilinx針對(duì)7系列及以后的UltraScale/UltraScale+等，提出了UltraFast設(shè)計(jì)方...

2022-08-25 標(biāo)簽：fpga HDL CLB 1658 0

Verilog基礎(chǔ)知識(shí)

對(duì)于Verilog描述初學(xué)者來說，最難的莫過于編寫測(cè)試代碼并判斷自己寫的是否正確。在這里我推薦一個(gè)HDL描述練習(xí)網(wǎng)站，這個(gè)網(wǎng)站上的練習(xí)題無需自己編寫測(cè)試...

2022-08-03 標(biāo)簽：Verilog HDL 代碼 964 0

需要需求可追溯性的五個(gè)主要原因

這為考慮Spec-Tracer改進(jìn)變更管理、促進(jìn)更好的項(xiàng)目管理以及提供組織、連接和跟蹤 FPGA 開發(fā)周期的有效方式提供了另一個(gè)理由。

2022-06-29 標(biāo)簽：fpga HDL 2977 0

硬件開源編程利器MyHDL簡(jiǎn)介

自從1995年Verilog HDL 1364-1995標(biāo)準(zhǔn)發(fā)布至今已經(jīng)20多年了，說他經(jīng)久不衰并不恰當(dāng)，主要是沒有新的語言可以替代，現(xiàn)今數(shù)字電路高速發(fā)...

2022-03-14 標(biāo)簽：Verilog HDL 編譯 1995 0

Vivado HLS從HDL到模型和C的描述

先從運(yùn)行一個(gè)創(chuàng)建一個(gè)項(xiàng)目開始吧。

2022-02-26 標(biāo)簽：HDL 模型 Vivado 1477 0

簡(jiǎn)述Verilog HDL中阻塞語句和非阻塞語句的區(qū)別

? 在Verilog中有兩種類型的賦值語句：阻塞賦值語句（“=”）和非阻塞賦值語句（“=”）。正確地使用這兩種賦值語句對(duì)于Verilog的設(shè)計(jì)和仿真非常...

2021-12-02 標(biāo)簽：Verilog HDL 阻塞 6317 0

Windows下Modelsim安裝步驟

1. 軟件基本介紹軟件基本介紹： Modelsim 是 Model Technology（Mentor Graphics 的子公司）的 HDL 硬件...

2021-11-09 標(biāo)簽：WINDOWS 仿真器 HDL 5878 0

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